[發明專利]基于漸進逼近架構的n bit模數轉換器

在審

• 申請號: 201911349819.8
• 申請日: 2019-12-24
• 公開（公告）號: CN110880937A
• 公開（公告）日: 2020-03-13
• 發明（設計）人: 郭建平;陸顥瓚
• 申請（專利權）人: 中山大學
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 北京思創大成知識產權代理有限公司 11614
• 代理人: 張立君

1.一種漸進逼近架構的n bit模數轉換器，其特征在于，該模數轉換器包括i+1階sub-ADC、i階sub-DAC、采樣保持電路、時鐘管理電路、電源管理電路和輸出控制電路，其中i為任意正整數；所述時鐘管理電路提供sub-ADC、sub-DAC、輸出控制電路和采樣保持電路的工作時序；所述電源管理電路提供整體的供電以及初始參考電壓；所述采樣保持電路對輸入待測模擬信號進行處理后直接送入所有的sub-ADC中，各階sub-ADC輸出的數字信號經輸出控制電路整合后并行輸出；第k階sub-ADC轉換出的數字編碼指導第k階sub-DAC產生輸入模擬信號所在量化區間的上下限電壓，其中0<k<i-1；第k階sub-DAC產生的上下限電壓作為第k+1階sub-ADC和sub-DAC的參考電壓，指導第k+1階sub-ADC進行進一步量化，同時指導第k+1階sub-DAC提供第k+2階sub-ADC和sub-DAC的上下限電壓。

2.根據權利要求1所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述模數轉換器的sub-ADC各階分辨率之和n。

3.根據權利要求2所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述模數轉換器的sub-DAC各階分辨率與同階sub-ADC相同。

4.根據權利要求1所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述sub-ADC架構為Flash架構。

5.根據權利要求4所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述sub-ADC包括分壓電阻網絡、比較器和編碼器；所述分壓電阻網絡的兩端電壓由前一階sub-DAC提供，若是第0階分壓電阻網絡則由電阻分壓、基準電壓源產生；比較器輸出經編碼器編碼后作為該段轉換后的數字結果輸出至輸出控制電路。

6.根據權利要求5所述的漸進逼近架構的n bit模數轉換器，其特征在于，第k階sub-ADC的分辨率為kk bit，則需要p個等值的分壓電阻，p＝2^kk和p-1個比較器。

7.根據權利要求1所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述sub-DAC為雙輸出電壓DAC。

8.根據權利要求7所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述sub-DAC包括分壓電阻網絡、雙刀單擲電子開關、譯碼器和精密放大器；每個雙刀單擲電子開關的一側兩端與對應分壓電阻兩端相連，另一側中所有開關的上端連接至同一節點經精密放大器隔離后輸出作為輸出上限電壓，同時所有開關的下端連接至同一節點經精密放大器隔離后輸出作為輸出下限電壓，由本階sub-ADC輸出的數字信號經譯碼器譯碼后控制不同雙刀單擲電子開關的通斷，輸出的上下限電壓作為參考電壓給輸送給下一階sub-ADC和sub-DAC，而本階sub-DAC的分壓電阻網絡的兩端電壓由前一階sub-DAC提供，若是第0階sub-DAC則由電阻分壓、基準電壓源產生。

9.根據權利要求8所述的漸進逼近架構的n bit模數轉換器，其特征在于，所述第k階sub-DAC的分辨率為kk bit，則需要q個等值的分壓電阻和q個雙刀單擲電子開關，其中q＝2^kk。