[發明專利]乘法器、數據處理方法、裝置及芯片

在審

• 申請號: 201911349744.3
• 申請日: 2019-12-24
• 公開（公告）號: CN113031911A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 上海寒武紀信息科技有限公司
• 主分類號: G06F7/487
• 分類號: G06F7/487
• 代理公司: 北京華進京聯知識產權代理有限公司 11606
• 代理人: 孫巖

1.一種乘法器，其特征在于，所述乘法器包括：改進正則有符號數編碼電路、改進華萊士樹電路以及改進累加電路，所述改進華萊士樹電路包括4-2壓縮器，所述4-2壓縮器包括選擇電路以及全加器；所述改進正則有符號數編碼電路的輸出端與所述改進華萊士樹電路的輸入端連接，所述改進華萊士樹電路的輸出端與所述改進累加電路的輸入端連接，所述改進華萊士樹電路以及所述改進累加電路均包括邏輯門單元，所述邏輯門單元的輸入端用于接收接收功能模式選擇信號，所述功能模式選擇信號用于確定所述乘法器可處理的數據位寬；

其中，所述改進正則有符號數編碼電路用于對接收到的數據進行正則有符號數編碼處理得到目標編碼，并根據所述目標編碼得到符號位擴展后的部分積，所述改進華萊士樹電路用于對所述符號位擴展后的部分積進行累加處理得到累加運算結果，所述改進累加電路用于對所述累加運算結果進行累加處理，得到目標運算結果。

2.根據權利要求1所述的乘法器，其特征在于，所述改進正則有符號數編碼電路包括編碼處理支路以及部分積獲取支路；所述編碼處理支路用于對接收到的數據進行正則有符號數編碼處理，得到目標編碼；所述部分積獲取支路用于根據所述目標編碼得到符號位擴展后的部分積。

3.根據權利要求2所述的乘法器，其特征在于，所述編碼處理支路包括正則有符號數編碼單元；所述部分積獲取支路包括低位部分積獲取單元、低位選擇器組單元、低位與邏輯單元、高位部分積獲取單元、高位選擇器組單元以及高位與邏輯單元；所述正則有符號數編碼單元的第一輸出端與所述低位部分積獲取單元的第一輸入端連接，所述低位選擇器組單元的輸出端與所述低位部分積獲取單元的第二輸入端連接，所述低位與邏輯單元的輸出端與所述低位部分積獲取單元的第三輸入端連接，所述正則有符號數編碼單元的第二輸出端與所述高位部分積獲取單元的第一輸入端連接，所述高位選擇器組單元的輸出端與所述高位部分積獲取單元的第二輸入端連接，所述高位與邏輯單元的輸出端與所述高位部分積獲取單元的第三輸入端連接；

其中，所述正則有符號數編碼單元用于根據接收到的所述功能模式選擇信號確定所述乘法器可處理數據的位寬，并對接收到的所述第一數據進行正則有符號數編碼處理得到所述低位目標編碼以及所述高位目標編碼，所述低位部分積獲取單元用于根據接收到的所述低位目標編碼以及所述第二數據，得到符號位擴展后的低位部分積，所述低位選擇器組單元用于選通所述符號位擴展后的低位部分積中的第一數值，所述低位與邏輯單元用于根據接收到的所述功能模式選擇信號進行與邏輯運算，得到所述符號位擴展后的低位部分積中的第二數值，所述高位部分積獲取單元用于根據接收到的所述高位目標編碼以及所述第二數據，得到符號位擴展后的高位部分積，所述高位選擇器組單元用于選通所述符號位擴展后的高位部分積中的第三數值，所述高位與邏輯單元用于根據接收到的所述功能模式選擇信號進行與邏輯運算，得到所述符號位擴展后的高位部分積中的第四數值。

4.根據權利要求3所述的乘法器，其特征在于，所述正則有符號數編碼單元包括：第一數據輸入端口、第一模式選擇信號輸入端口、低位目標編碼輸出端口以及高位目標編碼輸出端口；所述第一數據輸入端口用于接收所述第一數據，所述第一模式選擇信號輸入端口用于接收所述功能模式選擇信號，所述低位目標編碼輸出端口用于輸出對所述第一數據進行正則有符號數編碼處理后得到的所述低位目標編碼，所述高位目標編碼輸出端口用于輸出對所述第一數據進行正則有符號數編碼處理后得到的所述高位目標編碼。

5.根據權利要求3或4所述的乘法器，其特征在于，所述低位部分積獲取單元包括：低位目標編碼輸入端口、第一選通數值輸入端口、第二選通數值輸入端口、第二數據輸入端口以及低位部分積輸出端口；所述低位目標編碼輸入端口用于接收所述低位目標編碼，所述第一選通數值輸入端口用于接收所述低位選擇器組單元選通后，輸出的所述符號位擴展后的低位部分積中的第一數值，所述第二選通數值輸入端口用于接收所述低位與邏輯單元輸出的所述符號位擴展后的低位部分積中的第二數值，所述第二數據輸入端口用于接收所述第二數據，所述低位部分積輸出端口用于輸出所述符號位擴展后的低位部分積。