[發(fā)明專利]乘法器、數(shù)據(jù)處理方法、裝置及芯片

在審

• 申請?zhí)枺?/td>: 201911349744.3
• 申請日: 2019-12-24
• 公開（公告）號: CN113031911A
• 公開（公告）日: 2021-06-25
• 發(fā)明（設計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 上海寒武紀信息科技有限公司
• 主分類號: G06F7/487
• 分類號: G06F7/487
• 代理公司: 北京華進京聯(lián)知識產(chǎn)權(quán)代理有限公司 11606
• 代理人: 孫巖

本申請?zhí)峁┮环N乘法器、數(shù)據(jù)處理方法、裝置及芯片，所述乘法器包括：改進正則有符號數(shù)編碼電路、改進華萊士樹電路以及改進累加電路，改進華萊士樹電路包括4?2壓縮器，4?2壓縮器包括選擇電路以及全加器；改進正則有符號數(shù)編碼電路的輸出端與改進華萊士樹電路的輸入端連接，改進華萊士樹電路的輸出端與改進累加電路的輸入端連接，改進華萊士樹電路以及所述改進累加電路均包括邏輯門單元，邏輯門單元的輸入端用于接收接收功能模式選擇信號，功能模式選擇信號用于確定乘法器可處理的數(shù)據(jù)位寬；該乘法器可以對多種不同位寬的數(shù)據(jù)進行乘法運算，提高了乘法器的通用性。

技術(shù)領(lǐng)域

本申請涉及計算機技術(shù)領(lǐng)域，特別是涉及一種乘法器、數(shù)據(jù)處理方法、裝置及芯片。

背景技術(shù)

隨著數(shù)字電子技術(shù)的不斷發(fā)展，各類人工智能(Artificial Intelligence，AI)芯片的快速發(fā)展對于高性能數(shù)字乘法器的要求也越來越高。神經(jīng)網(wǎng)絡算法作為智能芯片廣泛應用的算法之一，通過乘法器進行乘法運算在神經(jīng)網(wǎng)絡算法中是一種常見的操作。

通常，采用不同位寬的現(xiàn)有乘法器能夠?qū)崿F(xiàn)不同位寬數(shù)據(jù)的乘法運算。但是，針對低位寬的數(shù)據(jù)運算，不能采用可處理高位寬數(shù)據(jù)的現(xiàn)有乘法器進行乘法運算，導致乘法器的通用性較低。

發(fā)明內(nèi)容

基于此，有必要針對上述技術(shù)問題，提供一種能夠提高乘法器通用性的乘法器、數(shù)據(jù)處理方法、裝置及芯片。

本申請實施例提供一種乘法器，所述乘法器包括：改進正則有符號數(shù)編碼電路、改進華萊士樹電路以及改進累加電路，所述改進華萊士樹電路包括4-2壓縮器，所述4-2壓縮器包括選擇電路以及全加器；所述改進正則有符號數(shù)編碼電路的輸出端與所述改進華萊士樹電路的輸入端連接，所述改進華萊士樹電路的輸出端與所述改進累加電路的輸入端連接，所述改進華萊士樹電路以及所述改進累加電路均包括邏輯門單元，所述邏輯門單元的輸入端用于接收接收功能模式選擇信號，所述功能模式選擇信號用于確定所述乘法器可處理的數(shù)據(jù)位寬；

其中，所述改進正則有符號數(shù)編碼電路用于對接收到的數(shù)據(jù)進行正則有符號數(shù)編碼處理得到目標編碼，并根據(jù)所述目標編碼得到符號位擴展后的部分積，所述改進華萊士樹電路用于對所述符號位擴展后的部分積進行累加處理得到累加運算結(jié)果，所述改進累加電路用于對所述累加運算結(jié)果進行累加處理，得到目標運算結(jié)果。

在其中一個實施例中，所述改進正則有符號數(shù)編碼電路包括編碼處理支路以及部分積獲取支路；所述編碼處理支路用于對接收到的數(shù)據(jù)進行正則有符號數(shù)編碼處理，得到目標編碼；所述部分積獲取支路用于根據(jù)所述目標編碼得到符號位擴展后的部分積。

在其中一個實施例中，所述編碼處理支路包括正則有符號數(shù)編碼單元；所述部分積獲取支路包括低位部分積獲取單元、低位選擇器組單元、低位與邏輯單元、高位部分積獲取單元、高位選擇器組單元以及高位與邏輯單元；所述正則有符號數(shù)編碼單元的第一輸出端與所述低位部分積獲取單元的第一輸入端連接，所述低位選擇器組單元的輸出端與所述低位部分積獲取單元的第二輸入端連接，所述低位與邏輯單元的輸出端與所述低位部分積獲取單元的第三輸入端連接，所述正則有符號數(shù)編碼單元的第二輸出端與所述高位部分積獲取單元的第一輸入端連接，所述高位選擇器組單元的輸出端與所述高位部分積獲取單元的第二輸入端連接，所述高位與邏輯單元的輸出端與所述高位部分積獲取單元的第三輸入端連接；