[發明專利]基于FPGA的LVDS視頻接口動態調整方法有效
| 申請號： | 201911349729.9 | 申請日： | 2019-12-24 |
| 公開（公告）號： | CN111031195B | 公開（公告）日： | 2022-01-25 |
| 發明（設計）人： | 鄧貴軍 | 申請（專利權）人： | 成都國翼電子技術有限公司 |
| 主分類號： | H04N5/04 | 分類號： | H04N5/04;H04N5/765 |
| 代理公司： | 成都金英專利代理事務所(普通合伙) 51218 | 代理人： | 袁英 |
| 地址： | 610041 四川省成都市高新區*** | 國省代碼： | 四川;51 |
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| 摘要： | |||
| 搜索關鍵詞： | 基于 fpga lvds 視頻 接口 動態 調整 方法 | ||
1.基于FPGA的LVDS視頻接口動態調整方法，其特征在于，包括以下步驟：
步驟S1，FPGA上電初始化，控制其內部的延時控制單元，重置延時控制單元初始延時值為0；同時設定延時時間查找行同步頭；
步驟S2，查找到行同步頭，同時把當前延時控制單元設定的延時時間作為該單元的初始延時值；
步驟S3，FPGA控制其內部的延時控制單元繼續調整設定的延時時間，若查找不到行同步頭時，停止設定延時時間的增加，同時將該設定的延時時間作為該單元的結束延時值，并進入延時值計算狀態；
步驟S4，計算結束延時值與初始延時值的中間點位置；
步驟S5，控制延時控制單元進行調整，調至結束延時值與初始延時值的中間點位置時完成。
2.如權利要求1所述的基于FPGA的LVDS視頻接口動態調整方法，其特征在于：步驟S1中，在設定延時時間內若未查找到行同步頭，FPGA控制其內部的延時控制單元調整延時設定時間。
3.如權利要求2所述的基于FPGA的LVDS視頻接口動態調整方法，其特征在于：在調整后延時時間內繼續查找行同步頭，若仍未查找到行同步頭，則FPGA控制內部的延時控制單元繼續調整設定的延時時間，直到查找到行同步頭為止。
4.如權利要求1所述的基于FPGA的LVDS視頻接口動態調整方法，其特征在于：步驟S3中，在設定延時時間內，若仍查找到行同步頭，FPGA控制其內部的延時控制單元調整延時設定時間。
5.如權利要求4所述的基于FPGA的LVDS視頻接口動態調整方法，其特征在于：在調整后延時時間內繼續查找行同步頭，若仍查找到行同步頭，則FPGA控制內部的延時控制單元繼續調整設定的延時時間，直到丟失同步頭為止。
6.如權利要求1所述的基于FPGA的LVDS視頻接口動態調整方法，其特征在于：步驟S5中，若完成狀態后監測接收數據出現同步頭丟失的情況，此時進入步驟S1繼續調整。
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