[發(fā)明專利]基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法

有效

• 申請?zhí)枺?/td>: 201911349729.9
• 申請日: 2019-12-24
• 公開（公告）號: CN111031195B
• 公開（公告）日: 2022-01-25
• 發(fā)明（設(shè)計）人: 鄧貴軍
• 申請（專利權(quán)）人: 成都國翼電子技術(shù)有限公司
• 主分類號: H04N5/04
• 分類號: H04N5/04;H04N5/765
• 代理公司: 成都金英專利代理事務(wù)所(普通合伙) 51218
• 代理人: 袁英

1.基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法，其特征在于，包括以下步驟：

步驟S1，F(xiàn)PGA上電初始化，控制其內(nèi)部的延時控制單元，重置延時控制單元初始延時值為0；同時設(shè)定延時時間查找行同步頭；

步驟S2，查找到行同步頭，同時把當(dāng)前延時控制單元設(shè)定的延時時間作為該單元的初始延時值；

步驟S3，F(xiàn)PGA控制其內(nèi)部的延時控制單元繼續(xù)調(diào)整設(shè)定的延時時間，若查找不到行同步頭時，停止設(shè)定延時時間的增加，同時將該設(shè)定的延時時間作為該單元的結(jié)束延時值，并進(jìn)入延時值計算狀態(tài)；

步驟S4，計算結(jié)束延時值與初始延時值的中間點位置；

步驟S5，控制延時控制單元進(jìn)行調(diào)整，調(diào)至結(jié)束延時值與初始延時值的中間點位置時完成。

2.如權(quán)利要求1所述的基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法，其特征在于：步驟S1中，在設(shè)定延時時間內(nèi)若未查找到行同步頭，F(xiàn)PGA控制其內(nèi)部的延時控制單元調(diào)整延時設(shè)定時間。

3.如權(quán)利要求2所述的基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法，其特征在于：在調(diào)整后延時時間內(nèi)繼續(xù)查找行同步頭，若仍未查找到行同步頭，則FPGA控制內(nèi)部的延時控制單元繼續(xù)調(diào)整設(shè)定的延時時間，直到查找到行同步頭為止。

4.如權(quán)利要求1所述的基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法，其特征在于：步驟S3中，在設(shè)定延時時間內(nèi)，若仍查找到行同步頭，F(xiàn)PGA控制其內(nèi)部的延時控制單元調(diào)整延時設(shè)定時間。

5.如權(quán)利要求4所述的基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法，其特征在于：在調(diào)整后延時時間內(nèi)繼續(xù)查找行同步頭，若仍查找到行同步頭，則FPGA控制內(nèi)部的延時控制單元繼續(xù)調(diào)整設(shè)定的延時時間，直到丟失同步頭為止。

6.如權(quán)利要求1所述的基于FPGA的LVDS視頻接口動態(tài)調(diào)整方法，其特征在于：步驟S5中，若完成狀態(tài)后監(jiān)測接收數(shù)據(jù)出現(xiàn)同步頭丟失的情況，此時進(jìn)入步驟S1繼續(xù)調(diào)整。