[發明專利]半導體裝置的制造方法

在審

• 申請號: 201911337793.5
• 申請日: 2019-12-23
• 公開（公告）號: CN112530818A
• 公開（公告）日: 2021-03-19
• 發明（設計）人: 吳俊毅;余振華;劉重希
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L21/56;H01L21/54
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 王素琴

本發明描述集成扇出裝置、晶圓級封裝以及其制造方法。管芯附接襯墊和調平膜用以將多個異質半導體管芯附接到襯底以在第一位準處對準半導體管芯的外部觸點。調平膜還可在包封體的沉積期間使用以至少部分地填充半導體管芯之間的間隙。一旦將調平膜去除，便在半導體管芯上方和由調平膜在包封期間留下的包封體的凹部內形成保護層。在保護層上方形成重布線層和外部接點以形成集成扇出裝置，且可將中介物附接到重布線層以形成晶圓級封裝。

技術領域

本發明的實施例是有關于一種半導體裝置的制造方法。

背景技術

半導體行業通過使最小特征大小不斷降低而持續提高各種電子組件(例如晶體管、二極管、電阻器、電容器等)的集成密度(integration density)，這實現將更多組件，因而將更多功能集成到給定區域中。具有高功能性的集成電路需要許多輸入/輸出襯墊。然而，在小型化至關重要的應用中，可能需要較小封裝。

集成扇出(Integrated Fan Out，InFO)封裝技術變得越來越普及，尤其在與晶圓級封裝(Wafer Level Packaging，WLP)技術組合時，在所述晶圓級封裝技術中，集成電路封裝于通常包含重布線層(redistribution layer，RDL)或用以對封裝的接觸襯墊進行扇出布線的后鈍化內連線的封裝中，以使得可以比集成電路的接觸襯墊更大的間距形成電觸點。這類所得封裝結構提供具有相對較低成本的高功能密度和高性能封裝。晶圓制作工藝(例如背側研磨、化學機械平面化(chemical mechanical planarization，CMP)、退火(annealing)以及類似工藝)向所制作封裝的材料和結構引入應力(例如晶圓翹曲、熱循環以及類似應力)。這些應力可導致缺陷，例如模制化合物和重布線層的微開裂，從而導致較低生產良率、材料浪費、較高生產成本以及增加的生產時間。

發明內容

本發明實施例提供一種半導體裝置的制造方法，包括以下步驟。使用第一管芯附接襯墊將第一半導體裝置附接到襯底。使用第二管芯附接襯墊將第二半導體裝置附接到襯底。使用包封體填充第一管芯附接襯墊與第二管芯附接襯墊之間的間隙且至少部分地填充第一半導體裝置與第二半導體裝置之間的間隙。在包封體上方以及第一半導體裝置和第二半導體裝置上方沉積保護涂層，沉積保護涂層填充第一半導體裝置與第二半導體裝置之間的間隙的剩余部分。以及，在保護涂層上方形成重布線結構。

本發明實施例提供一種半導體裝置的制造方法，包括以下步驟。在襯底上形成第一管芯附接襯墊和與第一管芯附接襯墊分隔的第二管芯附接襯墊。在第一管芯附接襯墊上放置第一半導體管芯，且在第二管芯附接襯墊上放置第二半導體管芯。在第一半導體管芯和第二半導體管芯上方放置調平膜。使用調平膜將第一半導體管芯和第二半導體管芯調平到第一位準。在襯底上方沉積模制化合物且至少部分地填充在第一半導體管芯與第二半導體管芯之間從襯底到調平膜的管芯間隙，調平膜與模制化合物之間的界面處于或低于第一半導體管芯和第二半導體管芯的拐角區域。去除調平膜。在模制化合物以及第一半導體管芯和第二半導體管芯上方沉積介電層。以及在介電層上方形成重布線層。

本發明實施例提供一種半導體裝置，包括第一半導體管芯、第二半導體管芯、包封體、保護層以及重布線結構。第一半導體管芯具有第一外部觸點。第二半導體管芯具有第二外部觸點，其中第一外部觸點和第二外部觸點安置于同一位準處。包封體至少部分地填充第一半導體管芯與第二半導體管芯之間的間隙。保護層位于包封體、第一半導體管芯以及第二半導體管芯上方，其中保護層與包封體之間的界面安置在第一半導體管芯與第二半導體管芯的側壁之間。以及重布線結構位于保護層上方，其中重布線結構包括電耦合到第一外部觸點中的至少一個的金屬化物層。

附圖說明

當結合附圖閱讀時，從以下詳細描述最好地理解本公開的各方面。應注意，根據行業中的標準慣例，各種特征未按比例繪制。實際上，出于論述清楚起見，可任意增大或減小各種特征的尺寸。

圖1A到圖8示出根據一些實施例的形成集成扇出裝置的中間步驟的橫截面視圖。