[發明專利]一種基于FPGA的密碼協處理器全自動仿真驗證方法

有效

• 申請號: 201911314758.1
• 申請日: 2019-12-18
• 公開（公告）號: CN110991129B
• 公開（公告）日: 2023-09-08
• 發明（設計）人: 韓光;曾為民;李向宏;韓國榮;喬喬
• 申請（專利權）人: 山東華翼微電子技術股份有限公司
• 主分類號: G06F30/331
• 分類號: G06F30/331
• 代理公司: 濟南智本知識產權代理事務所(普通合伙) 37301
• 代理人: 張平平

本發明涉及一種基于FPGA的密碼協處理器全自動仿真驗證方法，通過預先生成的隨機數作為輸入，利用軟件和FPGA硬件電路平臺分別實現密碼協處理器的核心算法，計算的結果以文件為載體進行比較，同時全程無需人工干預，既提高了效率，縮短了時間，又能使算法達到足夠的計算量，確保功能正確性。

技術領域

本發明涉及一種對密碼算法進行驗證的方法，具體涉及一種基于FPGA的密碼協處理器全自動仿真驗證方法。

背景技術

密碼協處理器(coprocessor)，作為實現密碼算法的一種芯片設計，為了協助中央處理器完成其無法執行或提高其執行效率而設計的輔助芯片。密碼算法由于其特殊的實現方式，復雜的計算過程，在設計初期，需對其進行大量的數據驗證才能保證設計功能的正確性。傳統的驗證方法是人工操作生成隨機數作為輸入，待運算完成后，使用仿真軟件查看波形，在邏輯功能無誤的情況下，再使用FPGA驗證平臺進行驗證，此方法耗費時間長，效率低，并且計算次數太少，無法準確驗證算法功能。本發明中提到的方法在設置好驗證次數后，通過不同方式方法實現待驗證的算法，計算的結果以文件為載體進行比較，同時全程無需人工干預，既提高了效率，縮短了時間，又能使算法達到足夠的計算量，確保功能正確性。

發明內容

為克服現有技術的不足，本發明提供一種基于FPGA的密碼協處理器全自動仿真驗證方法。該方法通過預先生成的隨機數作為輸入，密碼協處理器核心算法由軟件和FPGA硬件電路平臺分別實現并計算，最后將輸出結果進行比對，達到仿真驗證的目的。

為實現上述目的，本發明采取的技術方案為：一種基于FPGA的密碼協處理器全自動仿真驗證方法，包括如下步驟：

步驟一、隨機源模塊隨機生成用于密碼協處理器實現密碼算法的輸入數據，保存為隨機數文件；

步驟二、將密碼協處理器加載至FPGA驗證平臺并在PC端加載實現待驗證密碼算法的軟件程序；

步驟三、FPGA驗證平臺讀取隨機數文件作為待驗證密碼算法的輸入，PC端讀取隨機數文件作為待驗證算法的輸入并在PC端運行實現待驗證密碼算法的軟件程序；

步驟四、對比FPGA驗證平臺和PC端的計算結果，若相同，則進入步驟五；若不同，則進入步驟八；所述密碼協處理器的加載到FPGA驗證平臺實現以及由軟件實現時，兩種實現算法的方法是不相同的，但得到的最后結果應為一致，這樣才能驗證硬件電路實現的正確性。

步驟五、驗證次數累加一次，判斷是否到達所設置的驗證次數，若是，則進入步驟六；若否，則進入步驟七；驗證的次數越多，理論上出現錯誤的概率就越小。

步驟六、輸出計算結果并進入步驟九；

步驟七、轉至步驟一；

步驟八、輸出錯誤位置及結果并進入步驟九；在軟件及FPGA測試激勵文件中，會隨時輸出運算中間結果及運算步驟，當出現錯誤時，根據輸出的運算中間結果和步驟可定位錯誤位置。

步驟九、自動仿真完成。

上述方法通過預先生成的隨機數作為輸入，密碼協處理器核心算法由PC端的軟件程序和FPGA硬件電路平臺分別實現并計算，最后將輸出結果進行比對，達到仿真驗證的目的。通過設置好所需的驗證次數，在循環運行過程中無需人工干預，直到報錯或仿真完成。本發明通過對待驗證密碼算法進行不同的實現方式，可以更好的檢驗密碼算法的正確性，同時將仿真驗證的時間大大縮短。

進一步，步驟一中所述隨機數文件采用十六進制數進行保存。采用十六進制保存有以下優點：在驗證系統驗證算法出現錯誤并停止循環運作時，更方便的去查找錯誤所在的位置；另外，對于許多密碼算法(如公鑰算法RSA)其輸入或者輸出通常達到1024bit甚至更長，采用十六進制保存在初期環境搭建的時候更容易調試。