[發明專利]一種高壓CMOS的制造方法、高壓CMOS和電子裝置

有效

• 申請號: 201911300194.6
• 申請日: 2019-12-16
• 公開（公告）號: CN112992663B
• 公開（公告）日: 2022-09-16
• 發明（設計）人: 何乃龍;張森
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L21/266;H01L21/8238;H01L27/092;H01L29/08;H01L29/423
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉

本發明提供一種高壓CMOS的制造方法、高壓CMOS和電子裝置。所述方法包括：步驟S1，提供半導體襯底；步驟S2，在所述半導體襯底上形成從下到上層疊的柵介電層和柵極材料層；步驟S3，在所述柵極材料層上形成第一圖案化掩膜層，以所述第一圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層，以形成第一柵極結構并露出所述半導體襯底上擬形成第一源漏極的區域；步驟S4，執行離子注入工藝，以形成第一源漏極，其中，所述離子注入工藝以所述第一圖案化掩膜層、以及剩余的所述柵介電層和所述柵極材料層為掩膜。根據本發明，能夠滿足高壓CMOS器件高靜態擊穿電壓、超低特征導通電阻、高動態擊穿電壓以及大的安全工作區的需求。

技術領域

本發明涉及電機技術領域，具體而言涉及一種高壓CMOS的制造方法、高壓CMOS和電子裝置。

背景技術

高壓CMOS(HV CMOS)是一種較理想的高壓器件，具有開關特性好、功耗小等優點，廣泛應用于半導體集成電路。

一種典型的高壓CMOS工藝，采用在形成柵極結構之后，進行自對準源漏離子注入，形成源漏極。由于源漏離子注入以柵極結構作為掩膜，柵極結構較薄，無法進行能量較大的源漏離子注入，使得形成的源漏極的結深較小，無法滿足高靜態擊穿電壓、超低特征導通電阻、高動態擊穿電壓以及大的安全工作區的需求。如圖1A-1C示出了一種高壓CMOS工藝的過程，如圖1A所示，提供半導體襯底100，在半導體襯底100中形成有隔離結構101，在半導體襯底100上形成有柵介電層102和柵極材料層103；如圖1B所示，圖案化柵介電層102和柵極材料層103形成柵極結構；如圖1C所示，形成圖案化的掩膜層104，所述圖案化的掩膜層104露出擬形成源漏極，執行源漏離子注入，形成源漏極105和106。由于源漏離子注入以柵極結構(包括柵介電層102和柵極材料層103)為掩膜，其較薄，限值了源漏離子注入的能量，使源漏極結深小，同時，由于隨著器件線寬越來越小，阱區濃度越高，導致源漏極擊穿電壓小，無法滿足高壓CMOS器件的高靜態擊穿電壓和高動態擊穿電壓的需求，同樣，結深小導致安全工作區小，導通電阻大，無法滿足超低特征導通電阻以及大的安全工作區的需求。同時，在形成包含有NMOS區域和PMOS區域的半導體器件的情況下，上述形成柵極結構以及形成NMOS區域和PMOS區域的源漏極的情況需要三塊光刻版分別進行三次光刻工藝、三次去掩膜工藝，工藝流程復雜，成本高。

為此，有必要提出一種新的高壓CMOS的制造方法、高壓CMOS和電子裝置，用以解決現有技術中的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了解決現有技術中的問題，本發明提供了一種高壓CMOS的制造方法，所述方法包括：

步驟S1，提供半導體襯底；

步驟S2，在所述半導體襯底上形成從下到上層疊的柵介電層和柵極材料層；

步驟S3，在所述柵極材料層上形成第一圖案化掩膜層，以所述第一圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層，以形成第一柵極結構并露出所述半導體襯底上擬形成第一源漏極的區域；

步驟S4，執行離子注入工藝，以形成第一源漏極，其中，所述離子注入工藝以所述第一圖案化掩膜層、以及剩余的所述柵介電層和所述柵極材料層為掩膜。

示例性地，還包括：

在所述步驟S4之后，還執行：

步驟S5，在所述半導體襯底上形成第二圖案化掩膜層，以所述第二圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層，以形成第二柵極結構并露出所述半導體襯底上擬形成第二源漏極的區域；

步驟S6，執行離子注入工藝，以形成第二源漏極。