[發(fā)明專利]一種高壓CMOS的制造方法、高壓CMOS和電子裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201911300194.6
• 申請(qǐng)日: 2019-12-16
• 公開（公告）號(hào): CN112992663B
• 公開（公告）日: 2022-09-16
• 發(fā)明（設(shè)計(jì)）人: 何乃龍;張森
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫華潤(rùn)上華科技有限公司
• 主分類號(hào): H01L21/265
• 分類號(hào): H01L21/265;H01L21/266;H01L21/8238;H01L27/092;H01L29/08;H01L29/423
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 高偉

1.一種高壓CMOS的制造方法，其特征在于，包括：

步驟S1，提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上設(shè)置有PMOS區(qū)域和NMOS區(qū)域；

步驟S2，在所述半導(dǎo)體襯底上形成從下到上層疊的柵介電層和柵極材料層；

步驟S3，在所述柵極材料層上形成第一圖案化掩膜層，所述第一圖案化掩膜層露出所述PMOS區(qū)域或所述NMOS區(qū)域中擬形成第一源漏極的區(qū)域上的所述柵極材料層，以所述第一圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層，以形成第一柵極結(jié)構(gòu)并露出所述半導(dǎo)體襯底上擬形成第一源漏極的區(qū)域；

步驟S4，執(zhí)行離子注入工藝，以形成第一源漏極，其中，所述離子注入工藝以所述第一圖案化掩膜層、以及剩余的所述柵介電層和所述柵極材料層為掩膜；

步驟S5，在所述半導(dǎo)體襯底上形成第二圖案化掩膜層，所述第二圖案化掩膜層露出所述NMOS區(qū)域或所述PMOS區(qū)域中擬形成第二源漏極的區(qū)域上的所述柵極材料層，以所述第二圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層，以形成第二柵極結(jié)構(gòu)并露出所述半導(dǎo)體襯底上擬形成第二源漏極的區(qū)域；

步驟S6，執(zhí)行離子注入工藝，以形成第二源漏極，所述離子注入工藝以所述第二圖案化掩膜層、以及剩余的所述柵介電層和所述柵極材料層為掩膜；

所述第一圖案化掩膜層和所述第二圖案化掩膜層為圖案化的光刻膠層。

2.根據(jù)權(quán)利要求1所述的高壓CMOS的制造方法，其特征在于，在執(zhí)行步驟S4之后，執(zhí)行步驟S5之前，還包括去除所述第一圖案化掩膜層的步驟。

3.根據(jù)權(quán)利要求1所述的高壓CMOS的制造方法，其特征在于，所述半導(dǎo)體襯底中形成有隔離結(jié)構(gòu)，在所述步驟S3中還包括：以所述第一圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層以形成第一柵極結(jié)構(gòu)并露出所述半導(dǎo)體襯底上擬形成第一源漏極的區(qū)域的同時(shí)，去除部分所述隔離結(jié)構(gòu)上方的柵介電層和柵極材料層以露出所述隔離結(jié)構(gòu)的第一部分。

4.根據(jù)權(quán)利要求3所述的高壓CMOS的制造方法，其特征在于，在所述步驟S5中還包括：

以所述第二圖案化掩膜層為掩膜刻蝕所述柵介電層和柵極材料層，以形成第二柵極結(jié)構(gòu)并露出所述半導(dǎo)體襯底上擬形成第二源漏極的區(qū)域的同時(shí)，去除所述隔離結(jié)構(gòu)上方剩余的柵介電層和柵極材料層以露出所述隔離結(jié)構(gòu)的第二部分。

5.根據(jù)權(quán)利要求4所述的高壓CMOS的制造方法，其特征在于，所述第一部分與所述第二部分部分重疊。

6.一種高壓CMOS，其特征在于，采用如權(quán)利要求1-5中任意一項(xiàng)所述的方法制造。

7.一種電子裝置，其特征在于，包括如權(quán)利要求6所述的高壓CMOS。