[發明專利]一種Σ-Δ型AD的連續等間隙采樣的外同步裝置

有效

• 申請號: 201911293360.4
• 申請日: 2019-12-16
• 公開（公告）號: CN110971238B
• 公開（公告）日: 2023-04-18
• 發明（設計）人: 胡學海;任代蓉;楊成;李永豐;張朋
• 申請（專利權）人: 電子科技大學
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 溫利平

1.一種Σ-Δ型AD的連續等間隙采樣的外同步裝置，其特征在于，包括：時鐘預馴服模塊、間歇同步時鐘發生器、同步觸發模塊和AD采樣模塊；

所述時鐘預馴服模塊包括鑒頻器、反饋濾波器、壓控振蕩器VCO和分頻器；等間隙的外同步時鐘信號Y-SYSN輸入至時鐘預馴服模塊后，鑒頻器在Y-SYSN的一個完整周期T內，計數分頻器輸出的采樣時鐘信號XF-CLK的脈沖個數，記為f_x；然后統計AD采樣模塊完成一次完整采樣所需的脈沖個數，記為f_c；將脈沖個數f_x與脈沖個數f_c和預留值Δ的和相比，當f_x穩定在f_c～(f_c+Δ)時，這時認定環路已經鎖定，輸入信號已經馴服完成，從而直接輸出馴服時鐘信號XF-CLK；否則，將比較的結果即頻率誤差轉換成電壓信號輸入至反饋濾波器，通過濾除高頻成分后形成穩定的直流電壓信號，并作為壓控振蕩器的控制電壓，用來控制壓控振蕩器輸出分頻信號至分頻器，分頻器根據分頻信號實現分頻輸出，具體輸出過程為：如果f_xf_c+Δ，則通過分頻器對XF-CLK進行分頻輸出，降低其時鐘頻率，然后輸出XF-CLK；如果f_x＜f_c，則通過分頻器對XF-CLK進行分頻輸出，提高其時鐘頻率，然后輸出XF-CLK；經過反復馴服，使XF-CLK的頻率穩定在(T/f_c+Δ)～(T/f_c)之間；

所述間歇同步時鐘發生器包括計數器和選擇器；首先將脈沖個數f_c作為設定值輸入至計數器，完成計數器的設定；當Y-SYSN輸入至計數器時，計數器初始化為0，然后開始計數；當每檢測到一次XF-CLK，則計數器的計數值加1，使能選擇器的高電平有效，輸出XJ-CLK，當計數器的計數值增加到f_c時，計數器保持不變，使能選擇器的低電平有效，并輸出低電平，從而輸出f_c個采樣脈沖的間隙采樣時鐘XJ-CLK至AD采樣模塊；當下一次Y-SYSN到來時，計數器重新開始計數，并重復該過程；

所述同步觸發模塊包括與門和觸發模塊；首先，通過外接設備為同步觸發模塊提供一個啟動信號；Y-SYSN和啟動信號同時輸入至與門，在與門中，當Y-SYSN和啟動信號同時高電平有效時，再將兩信號輸入至觸發模塊，當觸發模塊檢測到啟動信號的上升沿到來時，觸發模塊開始接收并輸出Y-SYSN至AD采樣模塊，上升沿之后，觸發模塊鎖死，并不在輸出同步信號SYSN；當觸發模塊檢測到啟動信號的下降沿到來時，觸發模塊進行復位；

所述AD采樣模塊在XJ-CLK到來時對同步信號SYSN進行采樣，得到采樣數據。

2.根據權利要求1所述的一種Σ-Δ型AD的連續等間隙采樣的外同步裝置，其特征在于，所述啟動信號為延時電平信號或者脈沖信號；

當啟動信號為延時電平信號時，則直接輸入同步觸發模塊使用；

當啟動信號為脈沖信號時，通過包絡檢測將脈沖信號整合成全頻域的高低電頻，進而轉換成電平信號提供給同步觸發模塊使用。

3.根據權利要求2所述的一種Σ-Δ型AD的連續等間隙采樣的外同步裝置，其特征在于，所述的將脈沖信號轉換成電平信號的具體過程為：

通過裝置的時鐘頻率計算設定時間t，t為20倍脈沖信號的周期；

相鄰兩個脈沖的時間間隔小于t的，則視為同一個啟動信號內的脈沖，當某一個啟動信號結束后時間t內都不再出現下一個啟動信號，則視為啟動信號結束；這樣將脈沖帶結束以前的全部脈沖看做一個高電平，直至結束，再重新恢復低電平。