[發(fā)明專利]SGT器件的工藝方法

有效

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• 申請日: 2019-12-16
• 公開（公告）號: CN111128703B
• 公開（公告）日: 2022-08-16
• 發(fā)明（設計）人: 張輝;陳正嶸
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 上海浦一知識產(chǎn)權代理有限公司 31211
• 代理人: 焦健

本發(fā)明公開了一種SGT器件的工藝方法，包含如下的工藝步驟：第一步，在重摻雜的半導體襯底上形成溝槽型柵極，所述的溝槽型柵極是在襯底上形成溝槽，然后淀積一層介質(zhì)層以及一層襯墊氧化層，然后沉積多晶硅并回刻，形成源極多晶硅；第二步，再次形成一層熱氧化層；第三步，采用HDPCVD法再沉積一層氧化層；第四步，移除溝槽上部的襯墊氧化層；第五步，淀積多晶硅并回刻，完成溝槽上部的多晶硅柵極的制作。本發(fā)明在常規(guī)的熱氧化層淀積工藝之后，增加了一步HDPCVD工藝，使熱氧化層的上表面更加平整，溝槽拐角區(qū)域的過渡更加平滑，不會出現(xiàn)兩側(cè)凹陷、尖角等缺陷的情況，不容易導致多晶硅柵極與屏蔽電極之間漏電的情況。

技術領域

本發(fā)明涉及半導體器件制造領域，特別是指一種SGT器件的工藝方法。

背景技術

在耐壓為60V以上的中低壓器件領域內(nèi)，屏蔽柵溝槽型(Shield Gate Trench，SGT)器件因為其低的比導通電阻和低的柵漏耦合電容，被得到廣泛的應用。SGT器件的柵極結(jié)構(gòu)包括屏蔽多晶硅和多晶硅柵，屏蔽多晶硅通常也稱為源多晶硅，都形成于溝槽中，根據(jù)屏蔽多晶硅和多晶硅柵在溝槽中的設置不同通常分為上下結(jié)構(gòu)和左右結(jié)構(gòu)。上下結(jié)構(gòu)中屏蔽多晶硅位于溝槽的底部，多晶硅柵位于溝槽的頂部，多晶硅柵和屏蔽多晶硅之間呈上下或者左右結(jié)構(gòu)關系。如圖1所示，是現(xiàn)有SGT器件的溝槽的結(jié)構(gòu)示意圖；圖1中的SGT器件為一種上下結(jié)構(gòu)的SGT器件，包括：

第一摻雜類型的半導體襯底如硅襯底。半導體襯底的厚度，通常在200um以下。器件的擊穿電壓越低，半導體襯底的厚度越低。高的摻雜濃度和更低的半導體襯底厚度，可以降低半導體襯底的電阻，從而降低器件的比導通電阻。通常減薄后的半導體襯底直接作為器件的漏區(qū)，在漏區(qū)的背面形成有背面金屬層作為漏極。SGT的工藝是在半導體材料如硅襯底中刻蝕形成溝槽，淀積介質(zhì)層之后填充多晶硅，且多晶硅在溝槽中分為上下兩層。以上下結(jié)構(gòu)為例，具體的制造工藝是，先在硅襯底上刻蝕出溝槽，然后淀積犧牲氧化層，再淀積襯墊氧化層，然后溝槽內(nèi)填充多晶硅并回刻形成第一層多晶硅即源極多晶硅或屏蔽多晶硅，然后淀積多晶硅層間介質(zhì)氧化膜（熱氧化膜），制作柵氧化層等……。SGT器件的工作電壓在60V以上的產(chǎn)品由于其襯墊氧化層較厚，在移除襯墊氧化層后熱氧化層的兩側(cè)凹陷，如圖2～4所示，也就造成此處的氧化層較薄，造成柵源之間的漏電偏大。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術問題在于提供一種SGT器件的工藝方法，能夠優(yōu)化溝槽中屏蔽電極與多晶硅柵極之間的剖面形貌，改善漏電。

為解決上述問題，本發(fā)明所述的一種SGT器件的工藝方法，針對在溝槽中形成多晶硅源極及多晶硅柵極，包含如下的工藝步驟：

第一步，在重摻雜的半導體襯底上形成溝槽型柵極，所述的溝槽型柵極是在襯底上形成溝槽，然后淀積一層介質(zhì)層以及一層襯墊氧化層，然后沉積多晶硅并回刻，形成源極多晶硅；

第二步，再次形成一層熱氧化層；

第三步，采用HDPCVD法再沉積一層氧化層；

第四步，移除溝槽上部的襯墊氧化層；

第五步，淀積多晶硅并回刻，完成溝槽上部的多晶硅柵極的制作。

進一步的改進是，第一步中，所述的介質(zhì)層為柵介質(zhì)層，襯墊氧化層覆蓋在柵介質(zhì)層表面，回刻多晶硅至其上表面位于溝槽中部區(qū)域；回刻完成后溝槽上部的側(cè)邊保留有襯墊氧化層。

進一步的改進是，第二步中，所述的熱氧化層形成于溝槽內(nèi)，覆蓋在溝槽上部側(cè)壁的襯墊氧化層上，以及溝槽下部的多晶硅上表面。

進一步的改進是，所述的熱氧化層的厚度為5250?。

進一步的改進是，第三步中，HDPCVD法沉積的氧化硅層覆蓋于溝槽上部的熱氧化層之上，能使熱氧化層的表面更加平坦，溝槽剩余空間的底部拐角過渡更平滑。

進一步的改進是，所述的HDPCVD法沉積的氧化層的厚度為1000?。