[發明專利]一種應用于DDS的數據合成電路

有效

• 申請號: 201911275139.6
• 申請日: 2019-12-12
• 公開（公告）號: CN111064470B
• 公開（公告）日: 2022-08-02
• 發明（設計）人: 張濤;盛煒;張皓然
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H03M1/66
• 分類號: H03M1/66
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

本發明公開一種應用于DDS的數據合成電路，包括PMOS管PM1、NMOS管NM1～NM8、反相器INV和緩沖器BUFF；其中，PMOS管PM1的源端接電源VDD，漏端連至NMOS管NM1、NM2、NM3和NM4的漏端并連接反相器INV和緩沖器BUFF，柵端輸入DDS時鐘f_clk；NMOS管NM1、NM2、NM3和NM4的源端分別與NMOS管NM5、NM6、NM7和NM8的漏端相連，柵端分別輸入DDS的四路交織信號Adata(1)、Adata(2)、Adata(3)、Adata(4)；NMOS管NM5、NM6、NM7和NM8的源端均與地GND相連，柵端分別輸入DDS時鐘四分頻f_clk/4。

技術領域

本發明涉及集成電路技術領域，特別涉及用于DDS的數據合成。

背景技術

DDS(Direct Digital Synthesizer，直接數字頻率合成器)是一種數字化的頻率、相位波形合成技術的器件，它通過內部的數字內核產生正弦的數字信號，并經過內嵌DAC轉換為模擬信號輸出。該器件具有調節精度高、精密跳頻及穩定性好等優點，在通訊、雷達及測控領域廣泛應用。

目前高速DDS的數字內核均采用CODIC或改進型CODIC算法實現，數字內核輸出也多為單通路或雙路交織架構，基于該架構算法的數字內核速率受限于架構和工藝而不能太高，從而嚴重影響了DDS整體電路的設計速率。

發明內容

本發明的目的在于提供一種應用于DDS的數據合成電路，以解決目前數字內核速率無法提高，制約DDS發展的問題。

為解決上述技術問題，本發明提供一種應用于DDS的數據合成電路，包括：

PMOS管PM1、NMOS管NM1～NM8、反相器INV和緩沖器BUFF；其中，

所述PMOS管PM1的源端接電源VDD，漏端連至NMOS管NM1、NM2、NM3和NM4的漏端并連接所述反相器INV和所述緩沖器BUFF，柵端輸入DDS時鐘f_clk；

所述NMOS管NM1、NM2、NM3和NM4的源端分別與NMOS管NM5、NM6、NM7和NM8的漏端相連，柵端分別輸入DDS的四路交織信號Adata(1)、Adata(2)、Adata(3)、Adata(4)；

所述NMOS管NM5、NM6、NM7和NM8的源端均與地GND相連，柵端分別輸入DDS時鐘四分頻f_clk/4。

可選的，所述四路交織信號Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，數據率為f_clk/4。

可選的，所述NMOS管NM5柵端輸入DDS時鐘四分頻f_clk/4的相位為0，所述NMOS管NM6柵端輸入DDS時鐘四分頻f_clk/4的相位為π/2，所述NMOS管NM7柵端輸入DDS時鐘四分頻f_clk/4的相位為π，所述NMOS管NM8柵端輸入DDS時鐘四分頻f_clk/4的相位為3π/2。

可選的，0相位時鐘上升沿與所述PMOS管PM1柵端輸入DDS時鐘f_clk的上升沿相位一致。

可選的，所述反相器INV輸出Adata(p)信號，所述緩沖器BUFF輸出Adata(n)信號；

所述Adata(p)信號和所述Adata(n)信號均為差分信號，輸送至后級DAC進行開關編碼。