[發(fā)明專利]一種應(yīng)用于DDS的數(shù)據(jù)合成電路

有效

• 申請?zhí)枺?/td>: 201911275139.6
• 申請日: 2019-12-12
• 公開（公告）號: CN111064470B
• 公開（公告）日: 2022-08-02
• 發(fā)明（設(shè)計(jì)）人: 張濤;盛煒;張皓然
• 申請（專利權(quán)）人: 中國電子科技集團(tuán)公司第五十八研究所
• 主分類號: H03M1/66
• 分類號: H03M1/66
• 代理公司: 無錫派爾特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32340
• 代理人: 楊立秋

1.一種應(yīng)用于DDS的數(shù)據(jù)合成電路，其特征在于，包括：

PMOS管PM1、NMOS管NM1～NM8、反相器INV和緩沖器BUFF；其中，

所述PMOS管PM1的源端接電源VDD，漏端連至NMOS管NM1、NM2、NM3和NM4的漏端并連接所述反相器INV和所述緩沖器BUFF，柵端輸入DDS時(shí)鐘f_clk；

所述NMOS管NM1、NM2、NM3和NM4的源端分別與NMOS管NM5、NM6、NM7和NM8的漏端相連，柵端分別輸入DDS的四路交織信號Adata(1)、Adata(2)、Adata(3)、Adata(4)；

所述NMOS管NM5、NM6、NM7和NM8的源端均與地GND相連，柵端分別輸入DDS時(shí)鐘四分頻f_clk/4；

所述四路交織信號Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，數(shù)據(jù)率為f_clk/4；所述NMOS管NM5柵端輸入DDS時(shí)鐘四分頻f_clk/4的相位為0，所述NMOS管NM6柵端輸入DDS時(shí)鐘四分頻f_clk/4的相位為π/2，所述NMOS管NM7柵端輸入DDS時(shí)鐘四分頻f_clk/4的相位為π，所述NMOS管NM8柵端輸入DDS時(shí)鐘四分頻f_clk/4的相位為3π/2。

2.如權(quán)利要求1所述的應(yīng)用于DDS的數(shù)據(jù)合成電路，其特征在于，0相位時(shí)鐘上升沿與所述PMOS管PM1柵端輸入DDS時(shí)鐘f_clk的上升沿相位一致。

3.如權(quán)利要求1所述的應(yīng)用于DDS的數(shù)據(jù)合成電路，其特征在于，所述反相器INV輸出Adata(p)信號，所述緩沖器BUFF輸出Adata(n)信號；

所述Adata(p)信號和所述Adata(n)信號均為差分信號，輸送至后級DAC進(jìn)行開關(guān)編碼。