[發明專利]半導體結構、晶體管、可變電容及元器件

有效

• 申請號: 201911252048.0
• 申請日: 2019-12-09
• 公開（公告）號: CN110931564B
• 公開（公告）日: 2023-08-18
• 發明（設計）人: 田志;李娟娟;邵華;陳昊瑜
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/94;H01L29/06;H01L27/06
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種半導體結構，包括：襯底以及位于襯底上的柵極結構，所述襯底包括勢阱，勢阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道連通，第一通道和第二通道注入相同的離子，第三通道和第四通道注入相同的離子。本發明還提供了一種晶體管和一種可變電容，均包括如上述所述的半導體結構。本發明還提供了一種元器件，包括晶體管以及位于所述晶體管旁邊的可變電容，晶體管和可變電容的勢阱相同。在本發明提供的半導體結構、晶體管、可變電容及元器件中，晶體管和可變電容的勢阱為同一類型的勢阱，由于是同一類型的勢阱，無需考量類似N型勢阱和P型勢阱之間的最小隔離需求，可以有效縮減版圖面積。

技術領域

本發明涉及半導體技術領域，尤其是涉及一種半導體結構、晶體管、可變電容及元器件。

背景技術

隨著物聯網和可穿戴技術的發展，要求更小的電路來實現更多功能，面積的縮減可以從兩方面，一種是集成電路技術節點的前進，從90nm，55nm，40nm，28nm，14nm，甚至到7nm，技術節點的進步可以使單位面積容納更多的晶體管，從而實現芯片的面積縮減，另一種是設計的優化，包含功能設計的優化，例如對于高電壓的運用，將原有的多級的增壓，利用電容實現級數縮減)，還有就是版圖的優化，通過優化版圖的擺放和設計規則的優化來實現小面積芯片設計。

對于常用的器件，如晶體管，電容，電阻，二極管，三極管，其都有對應的規則來規定畫法和相對的距離要求。對于可變電容結構，目前55nm低功耗邏輯使用的利用襯底摻雜類型，源漏極與多晶硅摻雜相同的類似晶體管的薄氧化硅結構來形成的可變電容器(薄氧化硅，單位面積可以提供更多的電容)，這種結構與原有的二極管的可變電容器相比的優點是與互補型晶體管(CMOS)制造工藝完全兼容，而且與晶體管搭配使用，可以消除原有單純二極管與多晶硅之間多晶硅密度差異導致的刻蝕負載效應。雖然這種電容結構可以降低對應的面積，但是其中用到N型溝道晶體管(NMOS)與N型變容二極管(N?varactor)時。由于NMOS在P型勢阱中，而N型可變電容器在N型勢阱中，二者的勢阱需要一定的距離間隔，以及N型勢阱與N型有源區也有距離的要求，導致二者連接使用時面積增加，不利于芯片面積的縮減。

發明內容

本發明的目的在于提供一種半導體結構、晶體管、可變電容及元器件，可以消除晶體管和可變電容因為勢阱不同而對晶體管和可變電容的距離的要求，最終可以縮減版圖面積。

為了達到上述目的，本發明提供了一種半導體結構，包括：襯底以及位于所述襯底上的柵極結構，所述襯底包括勢阱，所述勢阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道連通，第一通道和第二通道注入相同的離子，第三通道和第四通道注入相同的離子。

可選的，在所述的半導體結構中，所述勢阱為P型勢阱或N型勢阱。

可選的，在所述的半導體結構中，當勢阱為P型勢阱時，注入所述第一通道和所述第二通道的離子為輸入/輸出N型器件淺輕摻雜離子，注入所述第三通道和所述第四通道的離子為源漏極N型摻雜離子；當勢阱為N型勢阱時，注入所述第一通道和所述第二通道的離子為源漏極N型摻雜離子，注入所述第三通道和所述第四通道的離子為輸入/輸出N型器件淺輕摻雜離子。

可選的，在所述的半導體結構中，所述柵極結構包括：位于所述襯底上的浮柵和位于所述浮柵兩側的ONO層以及位于所述ONO兩側的控制柵。

可選的，在所述的半導體結構中，第三通道位于第一通道內，第四通道位于第二通道內。

可選的，在所述的半導體結構中，所述第三通道位于所述第一通道左側，所述第四通道位于所述第二通道右側。

可選的，在所述的半導體結構中，所述三通道和所述第四通道分別連接所述控制柵。

本發明還提供了一種晶體管，包括如上述所述的半導體結構。

本發明還提供了一種可變電容，包括如上述所述的半導體結構。