[發明專利]一種針對FPGA PLL IP核的測試系統及方法

有效

• 申請號: 201911244497.0
• 申請日: 2019-12-06
• 公開（公告）號: CN111123083B
• 公開（公告）日: 2022-04-29
• 發明（設計）人: 周芝梅;萬勇;馮晨;徐浩;韓圣亞;黃振;王飛
• 申請（專利權）人: 國家電網有限公司;國網山東省電力公司信息通信公司;北京智芯微電子科技有限公司;國網思極紫光（青島）微電子科技有限公司
• 主分類號: G01R31/3177
• 分類號: G01R31/3177;G01R31/3185
• 代理公司: 北京安博達知識產權代理有限公司 11271
• 代理人: 徐國文

本發明提供了一種針對FPGA PLL IP核的測試系統和方法，包括：待測電路板以及與待測電路板分別連接的信號源和PC機；PC機還與信號源連接；待測FPGA芯片安裝于待測電路板上；PC機用于基于預先設定的測試用例觸發信號源生成時鐘信號；還用于基于測試用例生成測試位流碼，并將測試位流碼通過待測電路板下載到待測FPGA芯片中；待測電路板用于將待測FPGA芯片基于測試位流碼和時鐘信號進行運算生成的輸出信號傳遞給PC機；PC機還用于對待測FPGA芯片的輸出信號進行分析，完成測試。本發明實現了FPGA芯片中PLL IP核的自動測試，該測試平臺可以對沒有內建自測試電路的PLL IP核做全面的測試，也可以對有內建自測試電路的PLL IP核做補充測試。

技術領域

本發明涉及集成電路測量技術領域，具體涉及一種針對FPGA PLL IP核的測試系統及方法。

背景技術

FPGA是由用戶編程來實現所需邏輯功能的數字集成電路，它不僅具有設計靈活、性能高、速度快等優勢，而且開發周期短、成本低廉，因此在數字信號處理領域得到了廣泛的應用。但是隨著數字系統工作頻率的不斷提高，以及更大吞吐量的數據處理需求，要求數字系統工作在更高的頻率下，且具有更高的可靠性和穩定性。因此，時鐘系統將直接影響整個系統的可靠性和穩定性，并且隨著FPGA規模的不斷變大，FPGA中嵌入的PLL數目也在增加，因此如何提高FPGA時鐘系統的可靠性和穩定性，并進行全面有效的測試成為設計人員必須面對的問題。

鎖相環內建自測試系統能夠實現片上自檢且輸出結果以便于觀看，對沒有通過測試的芯片能夠準確的定位缺陷位置，但額外添加的內建自測試電路一方面會增加芯片面積和設計難度，另一方面也會影響鎖相環的正常工作和測試準確率。通過在芯片外部利用測試儀器設備進行鎖相環功能參數進行測試的方法，可以有效的保證通過測試的電路一定是合格的，但是由于鎖相環的功能參數較多，不可能對每一項參數進行測試，測試時間長，測試成本高，很難用于工程實際。

發明內容

為了解決現有技術中所存在的傳統的測試方法無法有效準確地測試鎖相環，并且測試時間長的問題，本發明提供一種針對FPGA PLL IP核的測試系統及方法，測試時間短，節省了內部空間。

本發明提供的技術方案是：

一種針對FPGA PLL IP核的測試系統，其改進之處在于，包括：待測電路板以及與所述待測電路板分別連接的信號源和PC機；所述PC機還與信號源連接；待測FPGA芯片安裝于所述待測電路板上；

所述PC機用于基于預先設定的測試用例觸發信號源生成時鐘信號；還用于基于測試用例生成測試位流碼，并將所述測試位流碼通過待測電路板下載到待測FPGA芯片中；

待測電路板用于將待測FPGA芯片基于所述測試位流碼和時鐘信號進行運算生成的輸出信號傳遞給PC機；

所述PC機還用于對待測FPGA芯片的所述輸出信號進行分析，完成測試。

優選的，所述測試位流碼包括：

對頻率測試的測試位流碼、對占位比測試的測試位流碼和對相位測試的測試位流碼。

優選的，所述待測電路板包括多個接口，通過所述接口可安裝多個待測FPGA芯片，并傳遞待測FPGA芯片的輸入和輸出信號。

優選的，所述測試用例為多個，分別基于PLL的輸入輸出頻率范圍、占空比和相位設定。

優選的，所述系統還包括邏輯分析儀；所述待測電路板通過所述邏輯分析儀與PC機連接；

所述邏輯分析儀基于所述測試電路板對待測FPGA芯片的輸出信號進行采樣并傳遞至PC機。

優選的，所述系統還包括電源；

所述電源連接分別與所述PC機和所述待測電路板，用于根據PC機的控制命令為待測電路板提供芯核和I/O電源。