[發明專利]一種針對FPGA PLL IP核的測試系統及方法

有效

• 申請號: 201911244497.0
• 申請日: 2019-12-06
• 公開（公告）號: CN111123083B
• 公開（公告）日: 2022-04-29
• 發明（設計）人: 周芝梅;萬勇;馮晨;徐浩;韓圣亞;黃振;王飛
• 申請（專利權）人: 國家電網有限公司;國網山東省電力公司信息通信公司;北京智芯微電子科技有限公司;國網思極紫光（青島）微電子科技有限公司
• 主分類號: G01R31/3177
• 分類號: G01R31/3177;G01R31/3185
• 代理公司: 北京安博達知識產權代理有限公司 11271
• 代理人: 徐國文

1.一種針對FPGA PLL IP核的測試系統，其特征在于，包括：待測電路板以及與所述待測電路板分別連接的信號源和PC機；所述PC機還與信號源連接；待測FPGA芯片安裝于所述待測電路板上；

所述PC機用于基于預先設定的測試用例觸發信號源生成時鐘信號；還用于基于測試用例生成測試位流碼，并將所述測試位流碼通過待測電路板下載到待測FPGA芯片中；

待測電路板用于將待測FPGA芯片基于所述測試位流碼和時鐘信號進行運算生成的輸出信號傳遞給PC機；

所述PC機還用于對待測FPGA芯片的所述輸出信號進行分析，完成測試；

所述測試位流碼包括：

對頻率測試的測試位流碼、對占空比測試的測試位流碼和對相位測試的測試位流碼；

當所述測試位流碼為對頻率測試的測試位流碼時，所述PC機對所述輸出信號進行分析，完成測試，包括：

所述PC機計算所述輸出信號每一個周期的時間；

根據各周期的時間計算時間平均值；

比較輸出信號各周期的時間與時間平均值的差值，若超過預設時間閾值，則判斷輸出信號頻率不穩定，否則根據時間平均值計算出輸出信號的頻率值。

2.如權利要求1所述的測試系統，其特征在于，所述待測電路板包括多個接口，通過所述接口可安裝多個待測FPGA芯片，并傳遞待測FPGA芯片的輸入和輸出信號。

3.如權利要求1所述的測試系統，其特征在于，所述測試用例為多個，分別基于PLL的輸入輸出頻率范圍、占空比和相位設定。

4.如權利要求1所述的測試系統，其特征在于，還包括邏輯分析儀；所述待測電路板通過所述邏輯分析儀與PC機連接；

所述邏輯分析儀基于所述待測電路板對待測FPGA芯片的輸出信號進行采樣并傳遞至PC機。

5.如權利要求1所述的測試系統，其特征在于，還包括電源；

所述電源連接分別與所述PC機和所述待測電路板，用于根據PC機的控制命令為待測電路板提供芯核和I/O電源。

6.一種針對FPGA PLL IP核的測試方法，其特征在于，包括：

PC機基于預先設定的測試用例生成測試位流碼，并將所述測試位流碼通過待測電路板下載到待測FPGA芯片中；

同時基于測試用例控制信號源向待測電路板輸出時鐘信號；

待測FPGA芯片基于所述待測電路板獲取的測試位流碼和時鐘信號進行運算生成輸出信號，并傳遞至PC機；

所述PC機對所述輸出信號進行分析，完成測試；

所述測試位流碼包括：

對頻率測試的測試位流碼、對占空比測試的測試位流碼和對相位測試的測試位流碼，

當所述測試位流碼為對頻率測試的測試位流碼時，所述PC機對所述輸出信號進行分析，完成測試，包括：

所述PC機計算所述輸出信號每一個周期的時間；

根據各周期的時間計算時間平均值；

比較輸出信號各周期的時間與時間平均值的差值，若超過預設時間閾值，則判斷輸出信號頻率不穩定，否則根據時間平均值計算出輸出信號的頻率值。

7.如權利要求6所述的測試方法，其特征在于，當所述測試位流碼為對占空比測試的測試位流碼時，所述PC機對所述輸出信號進行分析，完成測試，包括：

所述PC機所述輸出信號每一個周期的占空比；

根據各周期的占空比計算占空比平均值；

比較輸出信號各周期的占空比與占空比平均值的差值，若超過預設占空比閾值，則判斷輸出信號占空比不穩定，否則根據占空比平均值計算出輸出信號的占空比。

8.如權利要求6所述的測試方法，其特征在于，當所述測試位流碼為對相位測試的測試位流碼時，所述PC機對所述輸出信號進行分析，完成測試，包括：

所述PC機計算所述輸出信號每一個周期的相位；

根據各周期的相位計算相位平均值；

比較輸出信號各周期的相位與相位平均值的差值，若超過預設相位閾值，則判斷輸出信號相位不穩定，否則根據相位平均值計算出輸出信號的相位。