[發明專利]半導體器件及其制造方法及包括該器件的電子設備

有效

• 申請號: 201911243849.0
• 申請日: 2019-12-06
• 公開（公告）號: CN111106177B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/423;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種半導體器件及其制造方法及包括該器件的電子設備。該半導體器件可以包括：襯底；依次疊置在襯底上且彼此鄰接的第一源/漏區、溝道區和第二源/漏區，圍繞溝道區的外周形成有柵堆疊；其中，柵堆疊具有沿垂直于襯底的頂部表面的方向的改變的厚度。

技術領域

本公開涉及半導體技術領域，具體地，涉及豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術

水平型半導體器件(例如金屬氧化物半導體場效應晶體管(MOSFET))由于晶體管器件的源極、柵極和漏極沿大致平行于襯底的頂部表面的方向(水平方向)布置，因此存在器件沿水平方向的尺寸不易縮小以及不利于電子設備或芯片的集成密度提高等問題。采用豎直型半導體器件可以進一步提高集成密度。在豎直型半導體器件中，晶體管的源極、柵極和漏極沿大致垂直于襯底的頂部表面的方向(豎直方向)布置，因而豎直型器件在垂直方向有更大的優化空間同時可以在水平方向上更容易縮小。

隨著豎直型器件的尺寸的縮小和集成密度增加，柵極和源/漏區電阻會增加，柵極和源/漏區之間的寄生電容也會變大，從而影響器件和集成電路的性能。

發明內容

有鑒于此，本公開提供了一種半導體器件及其制造方法，以至少部分地解決上述問題。

根據本公開的第一方面，提供了一種半導體器件，包括：襯底；依次疊置在所述襯底上且彼此鄰接的第一源/漏區、溝道區和第二源/漏區，圍繞所述溝道區的外周形成有柵堆疊；其中，所述柵堆疊具有沿垂直于所述襯底的頂部表面的方向的改變的厚度。

根據本公開的第二方面，提供了一種制造半導體器件的方法，包括：在襯底上依次形成第一材料層和第二材料層；在所述襯底、所述第一材料層和所述第二材料層上限定所述半導體器件的有源區，所述有源區包括溝道區；在所述襯底的頂部表面上和所述第二材料層的底部表面上圍繞所述溝道區分別形成第一間隔物和第二間隔物；在所述襯底和所述第二材料層上分別形成第一源/漏區和第二源/漏區；以及圍繞所述溝道區的外周形成柵堆疊；其中，所述柵堆疊具有沿垂直于所述襯底的頂部表面的方向的改變的厚度。

根據本公開的第三方面，提供了一種電子設備，包括由上述半導體器件形成的集成電路。

根據本公開的實施例，通過制造具有沿垂直于襯底的頂部表面的方向的改變的厚度的柵堆疊，減小了柵堆疊的電阻，進而減小了器件工作時需要施加到柵堆疊的電壓，有利于降低器件的功耗。通過在交迭的柵堆疊和源/漏區之間設置間隔物，并利用間隔物完全間隔開柵堆疊和源/漏區，有效地減小了柵堆疊和源/漏區之間的寄生電容，改善了半導體器件的開關性能。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1A示出了根據本公開的實施例的半導體器件的結構示意圖；

圖1B示出了根據本公開的實施例的半導體器件的局部放大的示意圖；

圖2至圖13示出了根據本公開的實施例的制造半導體器件的流程的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

具體實施方式

以下，將參照附圖來描述本公開的的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開的實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。