[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其制作方法

在審

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• 申請日: 2019-11-29
• 公開（公告）號: CN112885773A
• 公開（公告）日: 2021-06-01
• 發(fā)明（設(shè)計(jì)）人: 閆華
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海晨皓知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31260
• 代理人: 成麗杰

本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制作方法，半導(dǎo)體結(jié)構(gòu)的制作方法包括：提供依次堆疊的基底、第一介質(zhì)層和第二介質(zhì)層，所述第一介質(zhì)層內(nèi)具有第一導(dǎo)電插塞，所述第一導(dǎo)電插塞貫穿所述第一介質(zhì)層，且與所述基底電連接；在所述第二介質(zhì)層內(nèi)形成通孔，所述通孔暴露出所述第一導(dǎo)電插塞頂面；在所述通孔側(cè)壁形成犧牲層；在所述犧牲層所包圍的區(qū)域內(nèi)形成第二導(dǎo)電插塞，所述第二導(dǎo)電插塞與所述第一導(dǎo)電插塞電連接；去除所述犧牲層和位于所述犧牲層正下方的所述第一介質(zhì)層，以形成間隙。本發(fā)明能夠減小相鄰導(dǎo)電插塞之間的寄生電容，簡化工藝步驟，提高了生產(chǎn)效率。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體結(jié)構(gòu)及其制作方法。

背景技術(shù)

半導(dǎo)體器件是現(xiàn)有電子設(shè)備的重要組成部分，半導(dǎo)體器件的基礎(chǔ)性能會(huì)對用戶的使用體驗(yàn)產(chǎn)生較大的影響。使用體驗(yàn)的決定因素包括電子設(shè)備的運(yùn)行速率，而減小半導(dǎo)體器件的電阻電容延遲是提高電子設(shè)備的運(yùn)行速率的方法之一。

但隨著集成電路芯片中器件特征尺寸的不斷減少，導(dǎo)致同一層相鄰的金屬互連線離得越來越近，這使得電阻電容延遲在所難免；且隨著器件尺寸的較小，現(xiàn)有金屬互連工藝的難度增加。因此，需要一種新的半導(dǎo)體結(jié)構(gòu)制作工藝，以進(jìn)一步降低由寄生電容造成的電阻電容延遲。

發(fā)明內(nèi)容

本發(fā)明解決的技術(shù)問題為如何提供一種工藝簡單、且成品性能良好的半導(dǎo)體結(jié)構(gòu)制作工藝，及該工藝對應(yīng)的半導(dǎo)體結(jié)構(gòu)。

為解決上述技術(shù)問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的制作方法，包括：提供依次堆疊的基底、第一介質(zhì)層和第二介質(zhì)層，所述第一介質(zhì)層內(nèi)具有第一導(dǎo)電插塞，所述第一導(dǎo)電插塞貫穿所述第一介質(zhì)層；在所述第二介質(zhì)層內(nèi)形成通孔，所述通孔暴露出所述第一導(dǎo)電過孔頂面；在所述通孔側(cè)壁形成犧牲層；在所述犧牲層所包圍的區(qū)域內(nèi)形成第二導(dǎo)電插塞，所述第二導(dǎo)電插塞與所述第一導(dǎo)電插塞電連接；去除所述犧牲層和位于所述犧牲層正下方的所述第一介質(zhì)層，以形成間隙。

另外，所述犧牲層的材料包括光刻膠或者底層抗反射涂層、介電抗反射層或非晶氟化碳。

另外，所述去除犧牲層和位于所述犧牲層正下方的所述第一介質(zhì)層，包括：采用灰化工藝，去除所述犧牲層；在所述灰化工藝之后，采用干法刻蝕工藝，刻蝕去除位于所述犧牲層正下方的所述第一介質(zhì)層。

另外，所述去除所述犧牲層和位于所述犧牲層正下方的所述第一介質(zhì)層，包括：采用第一無掩膜干法刻蝕工藝，刻蝕去除所述犧牲層；在所述第一無掩膜干法刻蝕工藝之后，采用第二無掩膜干法刻蝕工藝，刻蝕去除位于所述犧牲層正下方的所述第一介質(zhì)層。

另外，所述第一無掩膜干法刻蝕工藝對所述犧牲層的刻蝕速率大于對所述第二介質(zhì)層的刻蝕速率，且對所述犧牲層的刻蝕速率大于對所述第二導(dǎo)電插塞的刻蝕速率；所述第二無掩膜干法刻蝕工藝對所述第一介質(zhì)層的刻蝕速率大于對所述第二介質(zhì)層的刻蝕速率，且對所述第一介質(zhì)層的刻蝕速率大于對所述第二導(dǎo)電插塞的刻蝕速率。

另外，所述第一介質(zhì)層的材料包括低介質(zhì)材料，所述第二介質(zhì)層的材料包括氧化硅、氮氧化硅或碳氮氧化硅。

另外，所述在所述通孔側(cè)壁形成犧牲層，包括：在所述通孔底部以及側(cè)壁形成犧牲膜，且所述犧牲膜還位于所述第二介質(zhì)層頂部表面；刻蝕去除位于所述通孔底部以及所述第二介質(zhì)層頂部表面的所述犧牲膜，剩余所述側(cè)壁犧牲膜作為所述犧牲層。

另外，采用化學(xué)氣相沉積工藝形成所述犧牲膜。

另外，形成所述的第二導(dǎo)電插塞，包括：在所述犧牲層側(cè)壁、所述通孔底部以及所述第二介質(zhì)層頂部形成電鍍種子層；采用電鍍工藝，在所述電鍍種子層上形成填充滿所述通孔的電鍍層，去除高于所述第二介質(zhì)層頂部的所述電鍍層以及所述電鍍種子層，剩余所述電鍍層以及剩余所述電鍍種子層作為所述第二導(dǎo)電插塞。