[發明專利]半導體結構及其制作方法

在審

• 申請號: 201911203746.1
• 申請日: 2019-11-29
• 公開（公告）號: CN112885773A
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 閆華
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

1.一種半導體結構的制作方法，其特征在于，包括：

提供依次堆疊的基底、第一介質層和第二介質層，所述第一介質層內具有第一導電插塞，所述第一導電插塞貫穿所述第一介質層，且與所述基底電連接；

在所述第二介質層內形成通孔，所述通孔暴露出所述第一導電插塞頂面；

在所述通孔側壁形成犧牲層；

在所述犧牲層所包圍的區域內形成第二導電插塞，所述第二導電插塞與所述第一導電插塞電連接；

去除所述犧牲層和位于所述犧牲層正下方的所述第一介質層，以形成間隙。

2.根據權利要求1所述的半導體結構的制作方法，其特征在于，所述犧牲層的材料包括光刻膠或者底層抗反射涂層、介電抗反射層或非晶氟化碳。

3.根據權利要求2所述的半導體結構的制作方法，其特征在于，所述去除犧牲層和位于所述犧牲層正下方的所述第一介質層，包括：采用灰化工藝，去除所述犧牲層；在所述灰化工藝之后，采用干法刻蝕工藝，刻蝕去除位于所述犧牲層正下方的所述第一介質層。

4.根據權利要求1所述的半導體結構的制作方法，其特征在于，所述去除所述犧牲層和位于所述犧牲層正下方的所述第一介質層，包括：采用第一無掩膜干法刻蝕工藝，刻蝕去除所述犧牲層；在所述第一無掩膜干法刻蝕工藝之后，采用第二無掩膜干法刻蝕工藝，刻蝕去除位于所述犧牲層正下方的所述第一介質層。

5.根據權利要求4所述的半導體結構的制作方法，其特征在于，所述第一無掩膜干法刻蝕工藝對所述犧牲層的刻蝕速率大于對所述第二介質層的刻蝕速率，且對所述犧牲層的刻蝕速率大于對所述第二導電插塞的刻蝕速率；所述第二無掩膜干法刻蝕工藝對所述第一介質層的刻蝕速率大于對所述第二介質層的刻蝕速率，且對所述第一介質層的刻蝕速率大于對所述第二導電插塞的刻蝕速率。

6.根據權利要求5所述的半導體結構的制作方法，其特征在于，所述第一介質層的材料包括低介電常數材料，所述第二介質層的材料包括氧化硅、氮氧化硅或碳氮氧化硅。

7.根據權利要求1所述的半導體結構的制作方法，其特征在于，所述在所述通孔側壁形成犧牲層，包括：在所述通孔底部以及側壁形成犧牲膜，且所述犧牲膜還位于所述第二介質層頂部表面；刻蝕去除位于所述通孔底部以及所述第二介質層頂部表面的所述犧牲膜，剩余所述側壁犧牲膜作為所述犧牲層。

8.根據權利要求7所述的半導體結構的制作方法，其特征在于，采用化學氣相沉積工藝形成所述犧牲膜。

9.根據權利要求1所述的半導體結構的制作方法，其特征在于，形成所述的第二導電插塞，包括：在所述犧牲層側壁、所述通孔底部以及所述第二介質層頂部形成電鍍種子層；采用電鍍工藝，在所述電鍍種子層上形成填充滿所述通孔的電鍍層，去除高于所述第二介質層頂部的所述電鍍層以及所述電鍍種子層，剩余所述電鍍層以及剩余所述電鍍種子層作為所述第二導電插塞。

10.一種半導體結構，其特征在于，包括：

依次堆疊的基底、第一介質層和第二介質層，所述第一介質層內具有第一導電插塞，所述第一導電插塞貫穿所述第一介質層；所述第二介質層內具有第二導電插塞，所述第二導電插塞與所述第一導電插塞電連接；

間隙，所述間隙位于所述第二導電插塞與所述第二介質層之間，且所述間隙貫穿所述第一介質層和所述第二介質層。

11.根據權利要求10所述的半導體結構，其特征在于，所述第一介質層材料的相對介電常數小于所述第二介質層材料的相對介電常數。

12.根據權利要求10所述的半導體結構，其特征在于，所述第一介質層內的所述間隙的深寬比為10～20；所述第二介質層內的所述間隙的深寬比為10～20。