[發明專利]用于集成電路裝置的模塊化外圍片塊

在審

• 申請號: 201911192670.7
• 申請日: 2019-11-28
• 公開（公告）號: CN111382103A
• 公開（公告）日: 2020-07-07
• 發明（設計）人: 鄭志學;A.納拉馬爾普;M.D.A.侯賽因;D.蘇巴雷迪;S.R.阿特薩特;陳來源
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;楊美靈

1.一種集成電路系統，包括：

第一管芯，所述第一管芯包括第一可編程組構電路；以及

第二管芯，所述第二管芯包括第一模塊化外圍知識產權（IP）片塊，其中所述第一模塊化外圍IP片塊包括可配置成與可編程組構電路相關聯地執行第一功能的第一電路，其中所述第二管芯經由可配置成能夠實現以下通信的模塊化接口來通信耦合到所述第一管芯：

當所述第一管芯經由所述模塊化接口來耦合到所述第二管芯時，在所述第一管芯與所述第二管芯之間通信；

當所述第一管芯經由所述模塊化接口來耦合到第三管芯而非所述第二管芯時，在所述第一管芯與所述第三管芯之間通信，其中所述第三管芯包括第二模塊化外圍知識產權（IP）片塊，其中所述第二模塊化外圍IP片塊包括配置成與所述第一可編程組構電路相關聯地執行第二功能的第二電路；以及

當所述第二管芯經由所述模塊化接口來耦合到第四管芯而非所述第一管芯時，在所述第二管芯與所述第四管芯之間通信，其中所述第四管芯包括第二可編程組構電路，并且其中所述第一模塊化外圍IP片塊的所述第一電路配置成與所述第二可編程組構電路相關聯地執行所述第一功能。

2.如權利要求1所述的集成電路系統，其中所述可編程組構電路包括現場可編程門陣列（FPGA）電路。

3.如權利要求1或權利要求2所述的集成電路系統，其中所述第一模塊化外圍IP片塊或所述第二模塊化外圍IP片塊包括雙倍數據率（DDR）片塊、低功率DDR（LPDDR）片塊、高帶寬存儲器（HBM）片塊、嵌入式靜態隨機存取存儲器（eSRAM）片塊、通用接口總線（UIB）片塊或輸入/輸出（I/O）片塊或以上項的任何組合。

4.如權利要求3所述的集成電路系統，其中所述模塊化接口包括由規范定義的電路，所述電路能夠實現通過硅中介層與所述雙倍數據率（DDR）片塊、所述低功率DDR（LPDDR）片塊、所述高帶寬存儲器（HBM）片塊、所述嵌入式靜態隨機存取存儲器（eSRAM）片塊、所述通用接口總線（UIB）片塊、所述輸入/輸出（I/O）片塊或以上項的任何組合的通信，以向所述可編程組構電路傳遞數據和從所述可編程組構電路傳遞數據。

5.如權利要求1所述的集成電路系統，其中所述第二管芯可配置成橋接從包括額外的可編程組構電路的所述第三管芯到所述第二管芯的片上配置網絡（CNOC）連接，其中所述第三管芯包括配置源。

6.如權利要求1所述的集成電路系統，其中所述模塊化接口配置成執行時分復用（TDM）。

7.如權利要求6所述的集成電路系統，其中所述模塊化接口可配置成促進所述第一管芯與所述第二管芯之間的直接通信，使得所述集成電路對于設計軟件表現為單片式集成電路。

8.如權利要求6所述的集成電路系統，其中所述模塊化接口配置成支持所述外圍IP片塊與所述可編程組構電路之間的2:1時分復用（TDM）。

9.如權利要求1所述的集成電路系統，其中所述第一管芯包括第一片上組構網絡（FNOC），并且其中所述第二管芯包括第二片上組構網絡（FNOC）。

10.如權利要求9所述的集成電路系統，其中所述模塊化接口可配置成將所述第一FNOC橋接到所述第二FNOC。

11.如權利要求9所述的集成電路系統，其中所述第一FNOC和所述第二FNOC可配置成促進所述外圍IP片塊與所述可編程組構電路之間的、多個可編程組構電路之間的或以上項的任何組合的高速高帶寬通信。