[發明專利]一種FPGA故障自恢復的電路及方法

在審

• 申請號: 201911192064.5
• 申請日: 2019-11-28
• 公開（公告）號: CN111104240A
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 陳穎圖;馮毅;王愛林;張琰;張曼;雷偲凡
• 申請（專利權）人: 中國航空工業集團公司西安航空計算技術研究所
• 主分類號: G06F11/07
• 分類號: G06F11/07
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 汪海艷

本發明屬于嵌入式計算機系統設計技術領域。具體涉及一種FPGA故障自恢復的電路及方法，解決現有技術中FPGA故障時，手動對計算機系統進行下電再上電操作造成的人為干預、不能及時恢復等問題。電路采用定時器產生定時脈沖，通過FPGA對三態驅動器進行輸出控制，當FPGA正常工作時，禁止三態驅動器輸出，當FPGA故障后，三態驅動器會將定時器產生的定時脈沖，輸出給FPGA的加載啟動信號，造成FPGA重新加載啟動，以此來消除故障，使FPGA恢復正常工作。若FPGA加載失敗或仍不能正常工作，則繼續重啟，直到FPGA能夠正常工作為止。實現方式簡單，不會增加系統負擔，軟件無需增加任何操作，適合被廣泛應用。

技術領域

本發明屬于嵌入式計算機系統設計技術領域，具體涉及一種FPGA故障自恢復的電路及方法。

背景技術

FPGA中文翻譯為現場可編程門陣列，是計算機系統中最重要的集成電路之一，其特點是邏輯資源豐富、功能強大、開發智能靈活、可重復編程。FPGA與CPU、GPU并稱為未來數字電路的三大基石，是現代集成電路設計開發驗證的主流，當今的人工智能、5G通信、移動終端以及國防軍工等領域都對FPGA非常依賴。隨著技術及工藝的不斷改進，FPGA的邏輯資源也在不斷增大，功能不斷擴展，作用越來越突出，大有取代CPU和GPU，一統天下的趨勢。

FPGA采用了邏輯單元陣列的概念，內部包括可配置邏輯模塊、輸入輸出模塊和內部連線三個部分。與傳統的邏輯電路門陣列(如CPLD、GAL等)相比，FPGA具有不同的內部結構。FPGA的邏輯是通過向內部SRAM加載邏輯數據來實現的，存儲在內部SRAM中的數據決定了FPGA所能實現的功能。FPGA允許無限次的編程，但當FPGA下電后，內部邏輯結構就會消失，再次上電后，需要重新將外部PROM中的邏輯代碼加載到內部SRAM中，這需要一定的加載時間。

隨著FPGA的功能越來越強大，其在嵌入式計算機系統中的重要度也越來越高，如果FPGA出現故障，那對嵌入式計算機系統造成的影響也必然是巨大的。在現有技術中，如果計算機系統中FPGA出現故障，需要手動對計算機系統進行下電再上電操作，才能使FPGA恢復工作，否則就會造成計算機系統癱瘓，但這種方法存在需要人為干預，而且出現故障后不能及時恢復等缺陷。

發明內容

本發明的目的是提供一種FPGA故障自恢復的電路及方法，解決現有技術中FPGA故障時，手動對計算機系統進行下電再上電操作造成的人為干預、不能及時恢復等問題。本發明在FPGA出現故障后，通過電路自動產生的控制信號，重新啟動FPGA進行工作，若FPGA加載失敗或仍不能正常工作，則繼續重啟，直到FPGA能夠正常工作為止。該方法能夠提高嵌入式計算機系統的可靠性，對于非常依賴FPGA的嵌入式計算機系統來說，是非常有意義的。

本發明的技術解決方案是提供一種FPGA故障自恢復的電路，其特殊之處在于：包括定時器與三態驅動器；

上述定時器用于產生定時連續的低脈沖信號；

上述三態驅動器的輸入端與定時器的輸出端連接，用于對定時器輸出的定時連續的低脈沖信號進行電平轉換；上述三態驅動器的輸出端與FPGA的加載啟動信號加載啟動信號PROGRAM端連接，將電平轉換后的定時連續的低脈沖信號輸入至FPGA；上述三態驅動器的使能/禁止信號OE端與FPGA的通用I/O連接，上述三態驅動器的使能/禁止信號OE端并通過電阻R4與地端連接。

進一步地，上述定時器包括可調電阻R1、可調電阻R2、電容C1及電容C2；

第一電源端通過可調電阻R1與定時器的DIS端連接；

第一電源端通過可調電阻R1與可調電阻R2與定時器的THR端連接；

定時器的THR端與定時器的TRI端連接；定時器的TRI端通過電容C1與地端連接；定時器的CON端通過電容C2與地端連接。

進一步地，上述電容C2為0.01μF。