[發明專利]一種FPGA故障自恢復的電路及方法

在審

• 申請號: 201911192064.5
• 申請日: 2019-11-28
• 公開（公告）號: CN111104240A
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 陳穎圖;馮毅;王愛林;張琰;張曼;雷偲凡
• 申請（專利權）人: 中國航空工業集團公司西安航空計算技術研究所
• 主分類號: G06F11/07
• 分類號: G06F11/07
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 汪海艷

1.一種FPGA故障自恢復的電路，其特征在于：包括定時器與三態驅動器；

所述定時器用于產生定時連續的低脈沖信號；

所述三態驅動器的輸入端與定時器的輸出端連接，用于對定時器輸出的定時連續的低脈沖信號進行電平轉換；所述三態驅動器的輸出端與FPGA的加載啟動信號PROGRAM端連接，將電平轉換后的定時連續的低脈沖信號輸入至FPGA；所述三態驅動器的使能/禁止信號OE端與FPGA的通用I/O連接，所述三態驅動器的使能/禁止信號OE端并通過電阻R4與地端連接。

2.根據權利要求1所述的FPGA故障自恢復的電路，其特征在于：所述定時器包括可調電阻R1、可調電阻R2、電容C1及電容C2；

第一電源端通過可調電阻R1與定時器的DIS端連接；

第一電源端通過可調電阻R1與可調電阻R2與定時器的THR端連接；

定時器的THR端與定時器的TRI端連接；定時器的TRI端通過電容C1與地端連接；定時器的CON端通過電容C2與地端連接。

3.根據權利要求2所述的FPGA故障自恢復的電路，其特征在于：所述電容C2為0.01μF。

4.根據權利要求2所述的FPGA故障自恢復的電路，其特征在于：所述三態驅動器包括電阻R3；

所述三態驅動器的DIR端通過電阻R3與第二電源端連接。

5.根據權利要求1-4任一所述的FPGA故障自恢復的電路，其特征在于：所述定時器為LM555定時器。

6.一種利用權利要求1-5任一所述的FPGA故障自恢復的電路實現FPGA故障自恢復的方法，其特征在于：

定時器產生定時連續的低脈沖信號；

當FPGA正常工作時，FPGA通用I/O輸出為高電平，控制三態驅動器的OE端信號，禁止三態驅動器輸出；

當FPGA故障后，FPGA通用I/O無輸出；

三態驅動器的OE端輸出使能，將定時器產生的定時連續的低脈沖經過電平轉換后輸出給FPGA的加載啟動信號PROGRAM端，使得FPGA重新加載啟動。

7.根據權利要求6所述的FPGA故障自恢復的方法，其特征在于：所述定時器為LM555定時器；LM555定時器產生的定時連續的低脈沖，其低脈沖間隔時間，由R1、R2和C1的取值計算得出：

T1＝0.693(R1+R2)C1

T2＝0.693(R2)C1。