[發明專利]Si鈍化的Ge柵極堆疊體

在審

• 申請號: 201911192022.1
• 申請日: 2019-11-28
• 公開（公告）號: CN111354786A
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 有村拓晃;A·P·彼得;H·F·W·德克士
• 申請（專利權）人: IMEC非營利協會
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/49;H01L29/78
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 蔡文清;江磊

在第一方面中，本發明涉及形成場效應晶體管的柵極堆疊體的方法，所述方法包括以下步驟：(a)將Si封蓋層(200)沉積在Ge通道材料(100)上；以及(b)通過等離子體增強沉積技術在200℃或更低的溫度以及100W或更低、優選90W或更低的等離子體功率下，將氧化物層(300)沉積在Si封蓋層(200)上。

技術領域

本發明涉及用于場效應晶體管的Ge柵極堆疊體，更具體地說，涉及使用Si封蓋層使Ge通道材料鈍化的Ge柵極堆疊體。

背景技術

Ge是互補型金屬氧化物半導體(CMOS)器件的有前途的高遷移率通道材料。然而，仍然需要克服多個難題，然后才能完全解鎖其潛力。

Groeseneken等人公開了：與基于GeO_x的鈍化相比，Ge柵極的Si鈍化可以導致偏壓溫度不穩定性(bias temperature instability，BTI)的可靠性提高(GROESENEKEN,Guido,等人，《超越硅器件的先進柵極堆疊體的BTI可靠性：挑戰與機遇》(BTI reliability ofadvanced gate stacks for Beyond-Silicon devices:Challenges andopportunities)，載于電子器件會議(Electron Devices Meeting，IEDM)2014IEEE國際(IEEE International.)IEEE,2014，第34.4.1-34.4.4頁)。

然而，對于Si鈍化的Ge n通道氧化物半導體場效應晶體管(NMOS)，發現了電子遷移率與正BTI(PBTI)之間的權衡，其對Si封蓋厚度很敏感。為了克服該權衡，Arimura等人發現通過優化Si厚度提高電子遷移率，同時，通過使用La誘導的界面偶極子進行能帶工程和使用激光退火進行缺陷鈍化來顯著改進PBTI可靠性(ARIMURA,Hiroaki等人，《通過單層Si表面鈍化和La誘導的界面偶極子形成來實現具有高電子遷移率和出色的PBTI可靠性的GenFET》(Ge nFET with high electron mobility and superior PBTI reliabilityenabled by monolayer-Si surface passivation and La-induced interface dipoleformation.)，載于電子器件會議(Electron Devices Meeting，IEDM)，IEEE國際(IEEEInternational.)IEEE,2015.第21.6.1-21.6.4頁)。

Ren等人揭示了在Ge nMOS中可以識別出兩種不同類型的電子陷阱：由HfO₂層厚度控制的A型和由Si生長誘導的Ge偏析控制的B型(REN,Pengpeng等人，《了解電荷陷阱以優化Si鈍化的Ge nMOSFET。》(Understanding charge traps for optimizing Si-passivatedGe nMOSFETs)，載于VLSI技術(VLSI Technology),2016IEEE上的IEEE與研討會(IEEESymposium on.IEEE)，2016，第1-2頁)。發現僅B型引起了遷移率下降，該遷移率并沒有隨著應激時間(stress time)增加而飽和，而A型則適用相反的情況。

因此，本領域需要開進一步改進Si-鈍化的Ge柵極堆疊體。

發明內容

本發明的一個目的是提供一個形成場效應晶體管柵極堆疊體的良好方法。本發明的另一個目的是提供與所述方法有關的良好柵極堆疊體。該目的是通過本發明的方法和結構來實現的。

本發明實施方式的一個優點在于可以減少或者甚至完全防止氧化物層中的Ge夾雜物。

本發明實施方式的一個優點在于可以改進柵極堆疊體的特性(例如，電子遷移率和/或PBTI)。