[發明專利]三維半導體存儲器裝置

在審

• 申請號: 201911191924.3
• 申請日: 2019-11-28
• 公開（公告）號: CN111244105A
• 公開（公告）日: 2020-06-05
• 發明（設計）人: 任琫淳;南尚完;樸相元;沈相元;全哄秀;崔容赫
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L27/1157;H01L27/11575;H01L27/11556;H01L27/11524;H01L27/11548
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張青

一種三維半導體存儲器裝置可以包括：第一堆疊結構塊，其包括在襯底上沿第一方向布置的第一堆疊結構；第二堆疊結構塊，其包括在襯底上沿第一方向布置的第二堆疊結構；分離結構，其設置在襯底上，位于第一堆疊結構塊和第二堆疊結構塊之間，并且包括且第一模塑層和第二模塑層；和接觸插塞，其穿透分離結構。接觸插塞的底表面可以與襯底接觸。

相關申請的交叉引用

本申請要求于2018年11月28日在韓國知識產權局提交的編號為10-2018-0149912的韓國專利申請的優先權，所述韓國專利申請的公開通過引用其全部內容合并于此。

技術領域

本發明構思的實施例涉及半導體存儲器裝置，更具體地，涉及三維(3D)半導體存儲器裝置。

背景技術

半導體存儲器裝置已被高度集成來提供卓越的性能和低制造成本。半導體存儲器裝置的集成密度直接影響半導體存儲器裝置的成本，從而導致對高度集成的半導體存儲器裝置的需要。可以主要由單位存儲器單元所占據的面積來確定二維(2D)半導體存儲器裝置或平面半導體存儲器裝置的集成密度。因此，形成精細圖案的技術會極大地影響2D半導體存儲器裝置或平面半導體存儲器裝置的集成密度。然而，由于需要非常高價的設備來形成精細圖案，因此2D半導體存儲器裝置的集成密度持續地增加，但是仍然受限。因此，已開發出三維(3D)半導體存儲器裝置來克服上述限制。3D半導體存儲器裝置可以包括三維地布置的存儲器單元。

發明內容

本發明構思的實施例可以提供具有提高的電氣特性的三維(3D)半導體存儲器裝置。

根據一些示例，一種3D半導體存儲器裝置可以包括：第一堆疊結構塊，包括在襯底上沿第一方向并排布置的第一堆疊結構；第二堆疊結構塊，包括在襯底上沿第一方向并排布置的第二堆疊結構；分離結構，設置在襯底上，位于第一堆疊結構塊和第二堆疊結構塊之間，并且包括第一模塑層和第二模塑層；和接觸插塞，穿透分離結構。接觸插塞的底表面可以與襯底接觸。

根據一些示例，一種3D半導體存儲器裝置可以包括：第一堆疊結構塊，包括在第一襯底上沿第一方向并排布置的第一堆疊結構；第二堆疊結構塊，包括在第一襯底上沿第一方向并排布置的第二堆疊結構；分離結構，設置在第一襯底上，位于第一堆疊結構塊和第二堆疊結構塊之間，并且包括第一模塑層和第二模塑層；第一接觸插塞，穿透分離結構和第一襯底；第二接觸插塞，穿透分離結構并且連接到第一襯底；和連接線，連接第一接觸插塞和第二接觸插塞。

根據一些示例，一種3D半導體存儲器裝置可以包括：第一堆疊結構塊，包括在襯底上沿第一方向并排布置的第一堆疊結構，其中，第一堆疊結構塊包括具有壁結構的第一端部；分離結構，設置在襯底上，并且設置在第一堆疊結構塊的第一端部的第一側壁上；和第一接觸插塞，穿透分離結構并且沿第一端部的第一側壁布置。

附圖說明

鑒于附圖和所附詳細描述，本發明構思將變得更加清楚。

圖1是示出根據本發明構思的一些實施例的三維(3D)半導體存儲器裝置的單元陣列的示意性電路示圖。

圖2是示出根據本發明構思的一些實施例的包括3D半導體存儲器裝置的半導體晶圓的平面示圖。

圖3A是圖2的半導體芯片的放大示圖。

圖3B是圖2的半導體芯片的放大示圖。

圖4是圖3A的部分“A”的放大示圖。

圖5是沿圖4的線I-I’截取的用于示出根據本發明構思的一些實施例的3D半導體存儲器裝置的截面圖。

圖6是沿圖4的線II-II’截取的用于示出根據本發明構思的一些實施例的3D半導體存儲器裝置的截面圖。

圖7是圖5的部分“B”的放大示圖。