[發(fā)明專利]半導體的形成方法

在審

• 申請?zhí)枺?/td>: 201911183899.4
• 申請日: 2019-11-27
• 公開（公告）號: CN110854120A
• 公開（公告）日: 2020-02-28
• 發(fā)明（設計）人: 何理;巨曉華;王奇?zhèn)?/a>
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L21/28;H01L21/311
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發(fā)明提供了一種半導體的形成方法，包括：提供一半導體；在半導體上形成隧穿氧化層；刻蝕隧穿氧化層和襯底形成淺溝槽隔離結構；在隧穿氧化層和淺溝槽隔離結構依次形成浮柵層和掩膜層；刻蝕掩膜層和浮柵層形成溝槽以及圖案化的浮柵層和圖案化的掩膜層；以圖案化的掩膜層為掩膜向溝槽內填充氧化物；去除圖案化的掩膜層；濕法刻蝕圖案化的浮柵層使得圖案化的浮柵層的角成為圓角；干法刻蝕溝槽內的部分所述氧化物；濕法刻蝕溝槽內的剩余的部分所述氧化物。在本發(fā)明提供的半導體的形成方法中，在形成直角的柱狀的圖案化的浮柵層之后，采用濕法刻蝕、干法刻蝕加濕法刻蝕的方法，可以均衡刻蝕量，減少刻蝕量的偏差，最終提高半導體器件的編程和讀寫。

技術領域

本發(fā)明涉及半導體技術領域，尤其是涉及一種半導體的形成方法。

背景技術

目前19NAND項目中將浮柵側邊的ST I氧化層刻蝕的工藝是采用的濕法刻蝕加干法刻蝕工藝，實現(xiàn)浮柵頂部的圓滑，浮柵側壁部分消耗，增加了空間，U形溝槽底部圓滑防止尖端放電。濕法刻蝕加干法刻蝕工藝存在刻蝕精度受有源區(qū)的尺寸一致性影響非常大的問題，這直接影響到，關鍵刻蝕精度參數(shù)的控制，具體表現(xiàn)為：小面積刻蝕相對較慢，而大面積較快的問題。本發(fā)明深入分析了造成刻蝕精度上下浮動的根本原因為干法刻蝕工藝對刻蝕的面積非常敏感，干法刻蝕時會出現(xiàn)小面積刻蝕速率相對較慢，而大面積較快的情況，最終造成刻蝕精度偏差遠遠超過+/-20A的范圍造成陣列發(fā)生讀寫異常，串擾等問題。

發(fā)明內容

本發(fā)明的目的在于提供一種半導體的形成方法，使得在形成直角的柱狀的圖案化的浮柵層之后的刻蝕中，能夠均衡刻蝕量，減少刻蝕量的偏差，最終提高半導體器件的編程和讀寫。

為了達到上述目的，本發(fā)明提供了一種半導體的形成方法，包括：

提供一半導體；

在所述半導體上形成隧穿氧化層；

刻蝕所述隧穿氧化層和所述襯底形成淺溝槽隔離結構；

在所述隧穿氧化層和所述淺溝槽隔離結構依次形成浮柵層和掩膜層；

刻蝕所述掩膜層和所述浮柵層形成溝槽以及圖案化的浮柵層和圖案化的掩膜層；

以所述圖案化的掩膜層為掩膜向所述溝槽內填充氧化物；

去除所述圖案化的掩膜層；

濕法刻蝕所述圖案化的浮柵層使得圖案化的浮柵層的角成為圓角；

干法刻蝕所述溝槽內的部分所述氧化物；

濕法刻蝕所述溝槽內的剩余的部分所述氧化物。

可選的，在所述的半導體的形成方法中，所述半導體的形成方法還包括：在所述浮柵上和所述溝槽內形成ONO層，所述ONO層覆蓋所述浮柵的側壁和所述溝槽內的氧化物的表面。

可選的，在所述的半導體的形成方法中，所述半導體的形成方法還包括：在所述ONO層上形成控制柵層，刻蝕所述控制柵層形成控制柵。

可選的，在所述的半導體的形成方法中，所述ONO層為氧化硅-氮化硅-氧化硅的組合。

可選的，在所述的半導體的形成方法中，所述隧穿氧化層的材料為二氧化硅。

可選的，在所述的半導體的形成方法中，所述浮柵層和所述控制柵層的材料為多晶硅。

可選的，在所述的半導體的形成方法中，所述掩膜層的材料為氮化硅。

可選的，在所述的半導體的形成方法中，所述圖案化的浮柵層為柱狀結構，多個柱狀結構之間形成有溝槽。

可選的，在所述的半導體的形成方法中，所述圖案化的浮柵層的角為直角。