[發明專利]快閃存儲器控制器、儲存裝置及讀取方法

有效

• 申請號: 201911171091.4
• 申請日: 2019-11-26
• 公開（公告）號: CN112527548B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 郭軒豪
• 申請（專利權）人: 慧榮科技股份有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳亮

本發明提供一種快閃存儲器控制器、儲存裝置及讀取方法，其在解碼程序中透過確認各碼字段的解碼狀態是否為通過的步驟，來跳過解碼狀態為通過的碼字段的解碼流程，而得以節省解碼時間并提升解碼效率。即便解碼完后的碼字只有部分的碼字段正確，本發明提供的快閃存儲器控制器、儲存裝置及其讀取方法更可將碼字中部份的碼字段替換成前次已回報為正確的結果后，以重組后的碼字再次進行解碼，以提高解碼正確率，并減少后續解碼流程或數據復原的負擔。

技術領域

本發明有關于低密度奇偶校驗(low-density?parity-check，LDPC)技術，特別是一種可節省解碼時間的快閃存儲器控制器、儲存裝置及讀取方法。

背景技術

快閃存儲器可透過電子式的抹除與寫入/程序化以進行數據存取，而廣泛地應用于記憶卡、固態硬碟與可攜式多媒體播放器等等。但是于數據存取的過程中，卻常常會因為某些因素導致數據受到破壞。為了達到高可靠度與高效率的傳輸品質，錯誤更正碼在數據存取的過程中便扮演了舉足輕重的角色。

近年來，低密度奇偶校驗碼(low-density?parity-check?code，LDPC?code)因為具備優異的更正能力而備受矚目，并常用于數據的編碼與解碼上。然而，當低密度奇偶校驗碼的長度越長時，在解碼過程中所需要花費的解碼時間也將相應增加，使得等待數據回應的時間變得過長而出現延遲增加的現象。

發明內容

在一實施例中，一種用以存取快閃存儲器的快閃存儲器控制器，包含只讀存儲器、處理器與錯誤更正碼單元。只讀存儲器用以儲存程序碼。處理器用以執行程序碼以控制對快閃存儲器的存取。錯誤更正碼單元包含用以執行解碼程序的低密度奇偶校驗碼解碼器。低密度奇偶校驗碼解碼器包含變數點電路、校驗點電路段檢測電路、癥狀檢查電路與控制電路。變數點電路用以根據第一碼字的多個碼字段的多個通道值產生多個變數點訊息。并且，變數點電路根據解碼指示過變數點訊息中的多個第一變數點訊息，且根據此些變數點訊息中非為第一變數點訊息的多個第二變數點訊息與多個校驗點訊息進行變數點運算，以更新此些第二變數點訊息。其中，各碼字段對應到此些變數點訊息中的多個，且此些第一變數點訊息對應到其解碼狀態為通過的碼字段。校驗點電路用以根據此些變數點訊息進行校驗點運算，以產生并更新此些校驗點訊息。段檢測電路用以根據各碼字段所對應的此些變數點訊息檢測各碼字段，以產生并更新各碼字段相應的解碼狀態。癥狀檢查電路用以根據此些校驗點訊息判斷第一碼字是否解碼成功。控制電路用以檢查各碼字段的解碼狀態是否為通過，且于檢查到任一碼字段的解碼狀態為不通過時產生解碼指示。并且，控制電路用以于每完成一次變數點運算和一次校驗點運算時將遞回次數加一。此外，于癥狀檢查電路判斷第一碼字解碼成功時，控制電路致使變數點電路輸出解碼結果。

在一實施例中，一種儲存裝置包含快閃存儲器與快閃存儲器控制器。快閃存儲器控制器用以存取快閃存儲器。快閃存儲器控制器包含只讀存儲器、處理器與錯誤更正碼單元。只讀存儲器用以儲存程序碼。處理器用以執行程序碼以控制對快閃存儲器的存取。錯誤更正碼單元包含用以執行解碼程序的低密度奇偶校驗碼解碼器。低密度奇偶校驗碼解碼器包含變數點電路、校驗點電路段檢測電路、癥狀檢查電路與控制電路。變數點電路用以根據第一碼字的多個碼字段的多個通道值產生多個變數點訊息。并且，變數點電路根據解碼指示過變數點訊息中的多個第一變數點訊息，且根據此些變數點訊息中非為第一變數點訊息的多個第二變數點訊息與多個校驗點訊息進行變數點運算，以更新此些第二變數點訊息。其中，各碼字段對應到此些變數點訊息中的多個，且此些第一變數點訊息對應到其解碼狀態為通過的碼字段。校驗點電路用以根據此些變數點訊息進行校驗點運算，以產生并更新此些校驗點訊息。段檢測電路用以根據各碼字段所對應的此些變數點訊息檢測各碼字段，以產生并更新各碼字段相應的解碼狀態。癥狀檢查電路用以根據此些校驗點訊息判斷第一碼字是否解碼成功。控制電路用以檢查各碼字段的解碼狀態是否為通過，且于檢查到任一碼字段的解碼狀態為不通過時產生解碼指示。并且，控制電路用以于每完成一次變數點運算和一次校驗點運算時將遞回次數加一。此外，于癥狀檢查電路判斷第一碼字解碼成功時，控制電路致使變數點電路輸出解碼結果。