[發明專利]一種基于Verilog的圖形命令預譯碼單元驗證平臺

在審

• 申請號: 201911147152.3
• 申請日: 2019-11-21
• 公開（公告）號: CN111061629A
• 公開（公告）日: 2020-04-24
• 發明（設計）人: 郝沖;牛少平;鄧藝;韓一鵬;魏艷艷
• 申請（專利權）人: 中國航空工業集團公司西安航空計算技術研究所
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 北京清大紫荊知識產權代理有限公司 11718
• 代理人: 李紅

1.一種基于Verilog的圖形命令預譯碼單元驗證平臺，其特征在于，該平臺包括：數據源選擇邏輯(1)、預譯碼單元功能模型(2)、輸出監控邏輯(3)和結果比較邏輯(4)；所述數據源選擇邏輯(1)用于選擇OpenGL圖形命令的配置方式。

2.根據權利要求1所述的一種基于Verilog的圖形命令預譯碼單元驗證平臺，其特征在于，所述數據源選擇邏輯(1)支持下列兩種數據來源：1、來自于交互文件中的OpenGL圖形命令；2、來自于測試項中配置的測試激勵。

3.根據權利要求2所述的一種基于Verilog的圖形命令預譯碼單元驗證平臺，其特征在于：所述預譯碼單元功能模型(2)用于在基于Verilog的圖形命令預譯碼單元驗證平臺工作過程中，對數據源選擇邏輯(1)輸入的數據進行譯碼處理，預譯碼單元功能模型(2)處理過程中不包含時序，最終將各類命令的結果存入相應的動態數組中；所述預譯碼單元功能模型(2)操作的數據及輸出結果均為SystemVerilog的動態數組。

4.根據權利要求3所述的一種基于Verilog的圖形命令預譯碼單元驗證平臺，其特征在于：所述輸出監控邏輯(3)監測待測邏輯與外部互連的輸出接口信號，并將其有效輸出收集存儲在動態數組中，作為實際輸出；所述輸出監控邏輯(3)收集預譯碼單元功能模型(2)的輸出，作為預期輸出。

5.根據權利要求4所述的一種基于Verilog的圖形命令預譯碼單元驗證平臺，其特征在于：所述結果比較邏輯(4)用于將輸出監控邏輯(3)的實際輸出與預期輸出進行比較，若比較結果不一致，則停止仿真過程并報出錯誤；若比較結果一致，則仿真正常結束。