[發明專利]基于FPGA的H.264視頻編碼端、解碼端、傳輸裝置及傳輸方法

在審

• 申請號: 201911133769.X
• 申請日: 2019-11-19
• 公開（公告）號: CN110971908A
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 彭驍寒;焦斌
• 申請（專利權）人: 湖南君瀚信息技術有限公司
• 主分類號: H04N19/42
• 分類號: H04N19/42;H04N19/44;H04N19/146
• 代理公司: 長沙國科天河知識產權代理有限公司 43225
• 代理人: 邱軼

本發明提供了一種基于FPGA的H.264視頻編碼端、解碼端、傳輸裝置及傳輸方法。H.264視頻編碼端視頻數據，H.264視頻編碼器接收視頻數據并開始編碼，每產生128字節編碼數據即實時發出至AXI?MM轉AXI?S模塊，通過AXI?MM轉AXI?S模塊對編碼數據進行處理后發送給UDP以太網發送模塊，UDP以太網發送模塊每128字節數據啟動一次發送；H.264視頻解碼端的UDP以太網接收模塊接收到壓縮碼流數據包后傳輸到AXI?S轉AXI?MM模塊中的RAM中緩存，AXI?S轉AXI?MM模塊檢測到數據幀頭后延遲3ms發出解碼開始中斷給解碼端主控模塊，解碼端主控模塊控制H.264視頻解碼器開始解碼，H.264視頻解碼器從AXI?S轉AXI?MM模塊中的RAM中讀取數據并解碼輸出視頻。本發明顯著降低編解碼系統整體延遲，非常適合無線圖傳等較低帶寬傳輸方式。

技術領域

本發明涉及FPGA圖像編解碼技術領域，尤其是涉及一種可用于實時圖像超低延遲傳輸的編碼端、解碼端、傳輸裝置及傳輸方法。

背景技術

隨著視頻技術不斷發展，用戶對視頻壓縮編碼、低延遲編解碼和傳輸的要求越來越高，尤其是需要實時操控的視頻傳輸系統，對整體延遲的需求一般低于100ms，而且延遲越低會帶來越良好的操控感受。目前普遍使用的是基于ARM核心的編解碼處理器，功能較為完備，但未針對低延遲的應用作優化，延遲一般為100～300ms，廣泛使用在攝像頭、運動相機、錄像機等對延遲不敏感的產品中。

由于FPGA本身具有強大的并行處理能力和高度可定制能力，基于FPGA的視頻編解碼器相對于基于ARM核心的編解碼處理器編解碼延遲大幅降低，一般能做到整體延遲不超過80ms。

發明內容

針對現有視頻編解碼系統中難以實現的超低延遲問題，本發明提供了一種基于FPGA的H.264視頻編碼端、解碼端、傳輸裝置及傳輸方法。

本發明首先提供一種基于FPGA的H.264視頻編碼端，包括：

主控模塊，用于初始化H.264視頻編碼器，并控制H.264視頻編碼器進行編碼；

H.264視頻編碼器，在主控模塊的控制下對視頻數據進行編碼，每產生128字節編碼數據即實時發出至AXI-MM轉AXI-S模塊；

DDR模塊，將H.264視頻編碼器的讀寫數據寫入/讀出DDR；

AXI-MM轉AXI-S模塊，將H.264視頻編碼器輸出的編碼數據由AXI-MM接口轉為AXI-S接口后發送到UDP以太網發送模塊；

UDP以太網發送模塊，將編碼數據打包為UDP IP網絡數據包，并每128字節數據啟動一次發送。

在基于FPGA的H.264視頻編碼端中，AXI-MM轉AXI-S模塊將H.264視頻編碼器輸出的編碼數據由AXI-MM 32bit接口轉換為AXI-S 8bit接口，且模塊內部由FIFO實現32bit到8bit的數據位寬轉換。

本發明還提供了一種基于FPGA的H.264視頻解碼端，包括：

UDP以太網接收模塊，接收權利要求1所述H.264視頻編碼端輸出的壓縮碼流數據包，并將接收到的壓縮碼流數據包傳輸給AXI-S轉AXI-MM模塊；

AXI-S轉AXI-MM模塊，將接收到數據由AXI-S轉換為H.264視頻解碼端的AXI-MM接口，并檢測編碼數據幀頭，檢測到數據幀頭后延遲3ms發出解碼開始中斷給主控模塊；

主控模塊，用于初始化H.264視頻解碼器，并控制H.264視頻解碼器進行解碼；

H.264視頻解碼器，在主控模塊的控制下對視頻數據進行解碼，其中解碼輸入數據從AXI-S轉AXI-MM模塊中的RAM中讀取；