[發明專利]基于FPGA的H.264視頻編碼端、解碼端、傳輸裝置及傳輸方法

在審

• 申請號: 201911133769.X
• 申請日: 2019-11-19
• 公開（公告）號: CN110971908A
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 彭驍寒;焦斌
• 申請（專利權）人: 湖南君瀚信息技術有限公司
• 主分類號: H04N19/42
• 分類號: H04N19/42;H04N19/44;H04N19/146
• 代理公司: 長沙國科天河知識產權代理有限公司 43225
• 代理人: 邱軼

1.基于FPGA的H.264視頻編碼端，其特征在于，包括：

主控模塊，用于初始化H.264視頻編碼器，并控制H.264視頻編碼器進行編碼；

H.264視頻編碼器，在主控模塊的控制下對視頻數據進行編碼，每產生128字節編碼數據即實時發出至AXI-MM轉AXI-S模塊；

DDR模塊，將H.264視頻編碼器的讀寫數據寫入/讀出DDR；

AXI-MM轉AXI-S模塊，將H.264視頻編碼器輸出的編碼數據由AXI-MM接口轉為AXI-S接口后發送到UDP以太網發送模塊；

UDP以太網發送模塊，將編碼數據打包為UDP IP網絡數據包，并每128字節數據啟動一次發送。

2.根據權利要求1所述的基于FPGA的H.264視頻編碼端，其特征在于，

AXI-MM轉AXI-S模塊將H.264視頻編碼器輸出的編碼數據由AXI-MM 32bit接口轉換為AXI-S 8bit接口，模塊內部由FIFO實現32bit到8bit的數據位寬轉換。

3.基于FPGA的H.264視頻解碼端，其特征在于，包括：

UDP以太網接收模塊，接收權利要求1所述H.264視頻編碼端輸出的壓縮碼流數據包，并將接收到的壓縮碼流數據包傳輸給AXI-S轉AXI-MM模塊；

AXI-S轉AXI-MM模塊，將接收到數據由AXI-S轉換為H.264視頻解碼端的AXI-MM接口，并檢測編碼數據幀頭，檢測到數據幀頭后延遲3ms發出解碼開始中斷給主控模塊；

主控模塊，用于初始化H.264視頻解碼器，并控制H.264視頻解碼器進行解碼；

H.264視頻解碼器，在主控模塊的控制下對視頻數據進行解碼，其中解碼輸入數據從AXI-S轉AXI-MM模塊中的RAM中讀取；

DDR模塊，用于將H.264視頻解碼器的讀寫數據寫入/讀出DDR。

4.根據權利要求3所述的基于FPGA的H.264視頻解碼端，其特征在于：

AXI-S轉AXI-MM模塊，將接收到數據由AXI-S 8bit接口轉換AXI-MM 32bit接口，模塊內部由RAM實現8bit到32bit的數據位寬轉換。

5.一種基于FPGA的H.264視頻編碼端到解碼端的實時數據傳輸裝置，其特征在于，包括基于FPGA的H.264視頻編碼端以及基于FPGA的H.264視頻解碼端；

所述基于FPGA的H.264視頻編碼端，包括：

編碼端主控模塊，用于初始化H.264視頻編碼器，并控制H.264視頻編碼器進行編碼；

H.264視頻編碼器，在編碼端主控模塊的控制下對視頻數據進行編碼，每產生128字節編碼數據即實時發出至AXI-MM轉AXI-S模塊；

編碼端DDR模塊，將H.264視頻編碼器的讀寫數據寫入/讀出編碼端DDR；

AXI-MM轉AXI-S模塊，將H.264視頻編碼器輸出的編碼數據由AXI-MM接口轉為AXI-S接口后發送到UDP以太網發送模塊；

編碼端UDP以太網發送模塊，將編碼數據打包為UDP IP網絡數據包，并每128字節數據啟動一次發送；

所述基于FPGA的H.264視頻解碼端，包括：

解碼端UDP以太網接收模塊，接收H.264視頻編碼端輸出的壓縮碼流數據包，并將接收到的壓縮碼流數據包傳輸給AXI-S轉AXI-MM模塊；

AXI-S轉AXI-MM模塊，將接收到數據由AXI-S轉換為H.264視頻解碼端的AXI-MM接口，并檢測編碼數據幀頭，檢測到數據幀頭后延遲3ms發出解碼開始中斷給解碼端主控模塊；

解碼端主控模塊，用于初始化H.264視頻解碼器，并控制H.264視頻解碼器進行解碼；

H.264視頻解碼器，在解碼端主控模塊的控制下對視頻數據進行解碼，其中解碼輸入數據從AXI-S轉AXI-MM模塊中的RAM中讀取；

解碼端DDR模塊，用于將H.264視頻解碼器的讀寫數據寫入/讀出解碼端DDR。