[發明專利]延遲控制電路及具有該延遲控制電路的存儲器裝置

在審

• 申請號: 201911087115.8
• 申請日: 2019-11-08
• 公開（公告）號: CN111798893A
• 公開（公告）日: 2020-10-20
• 發明（設計）人: 金東鉉;孫琯琇;黃珍夏
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

延遲控制電路及具有該延遲控制電路的存儲器裝置。一種可以被包括在存儲器裝置中的延遲控制電路包括：延遲信號發生器，其被配置為通過響應于延遲控制信號而延遲輸入信號來生成輸出信號；以及延遲信息生成器，其被配置為生成指示輸入信號與輸出信號之間的輸出延遲的延遲信息。該延遲控制電路還包括延遲控制信號發生器，該延遲控制信號發生器被配置為基于指示輸入信號和輸出信號之間的目標延遲的目標延遲信息與基于延遲信息之間的比較結果，來生成用于控制輸出延遲的延遲控制信號，并且響應于延遲控制信號而將輸出延遲固定為目標延遲。

技術領域

本公開的各個實施方式總體上涉及一種電子裝置，并且更具體地，涉及一種延遲控制電路及具有該延遲控制電路的存儲器裝置。

背景技術

儲存裝置是在諸如計算機或智能電話之類的主機裝置的控制下存儲數據的裝置。儲存裝置可以包括存儲數據的存儲器裝置和控制存儲器裝置的存儲器控制器。這樣的存儲器裝置被分類為易失性存儲器裝置或非易失性存儲器裝置。

易失性存儲器裝置是僅在供電時才存儲數據并且在供電中斷時所存儲的數據丟失的存儲器裝置。易失性存儲器裝置的示例包括靜態隨機存取存儲器(SRAM)和動態隨機存取存儲器(DRAM)。

非易失性存儲器裝置即使在供電中斷時仍保持數據。非易失性存儲器裝置的示例包括只讀存儲器(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)和閃存。

發明內容

本公開的各種實施方式涉及具有改進的延遲控制功能的延遲控制電路。在許多實施方式中，延遲控制電路被包括在存儲器裝置中。

本公開的一個實施方式提供了一種延遲控制電路。該延遲控制電路可以包括：延遲信號發生器，該延遲信號發生器被配置為通過響應于延遲控制信號而延遲輸入信號來生成輸出信號；以及延遲信息生成器，該延遲信息生成器被配置為生成指示所述輸入信號與所述輸出信號之間的輸出延遲的延遲信息。該延遲控制電路還可以包括：延遲控制信號發生器，該延遲控制信號發生器被配置為基于指示所述輸入信號和所述輸出信號之間的目標延遲的目標延遲信息與基于所述延遲信息之間的比較結果：生成用于控制所述輸出延遲的所述延遲控制信號；以及響應于所述延遲控制信號而將所述輸出延遲固定為所述目標延遲。

本公開的一個實施方式提供了一種存儲器裝置。該存儲器裝置可以包括：存儲器單元陣列，該存儲器單元陣列包括被配置為存儲數據的多個存儲器單元；以及外圍電路，該外圍電路被配置為對所述存儲器單元執行讀取操作以讀取所存儲的數據。該存儲器裝置還可以包括：數據輸入/輸出電路，該數據輸入/輸出電路被配置為響應于內部時鐘而輸出所述數據，其中，所述數據輸入/輸出電路包括延遲控制電路。該延遲控制電路可以被配置為：通過延遲在所述讀取操作期間輸入到所述延遲控制電路的外部時鐘來生成內部時鐘；以及通過控制所述外部時鐘和所述內部時鐘之間的輸出延遲，將所述輸出延遲固定為目標延遲。

本公開的一個實施方式提供了由延遲控制電路執行的在不使用基準時鐘信號的情況下固定輸出時鐘信號與輸入時鐘信號之間的延遲的方法。該方法包括以下步驟：接收輸入時鐘信號，其中，在延遲控制電路被供電的同時，不連續地向延遲控制電路提供輸入時鐘信號；以及通過基于延遲控制信號延遲輸入時鐘信號來生成輸出時鐘信號。該方法還包括從輸出時鐘信號和輸入時鐘信號生成延遲信息，該延遲信息指示輸出時鐘信號和輸入時鐘信號之間的延遲。該方法還包括從在第一時間的延遲信息確定目標延遲信息，以及從在第一時間之后的延遲信息確定當前延遲信息。該方法附加包括基于當前延遲信息與目標延遲信息的比較來生成延遲控制信號。

附圖說明

圖1是例示了根據本公開的一個實施方式的儲存裝置的圖。

圖2是例示了圖1的存儲器裝置的結構的圖。

圖3是例示了根據第一實施方式的延遲控制電路的圖。

圖4是用于說明圖3的延遲控制電路的操作的定時圖。