[發明專利]集成電路

在審

• 申請號: 201911067337.3
• 申請日: 2019-11-04
• 公開（公告）號: CN112750487A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 呂函庭
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C7/10;G11C16/24;G06F7/52
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種集成電路，包括：

存儲器陣列，包括多個存儲器單元，分別經配置以被寫入權重；

多條字線與多條位線，其中所述多條字線分別連接所述多個存儲器單元中的一列存儲器單元，所述多條位線分別連接所述多個存儲器單元的彼此串聯連接的一欄存儲器單元，所述多條位線的在所述存儲器陣列的一區塊中的多者或所述多條字線的在所述存儲器陣列的多個區塊中的多者經配置以接收多個輸入電壓，且所述多個存儲器單元中接收所述多個輸入電壓的多者經配置以將寫入的所述多個權重中的多者與接收的所述多個輸入電壓相乘；以及

頁面緩沖器，耦合至所述存儲器陣列，且經配置以感測所述多個權重的所述多者與所述多個輸入電壓的多個乘積。

2.根據權利要求1所述的集成電路，其中所述多條位線的在所述區塊中的所述多者接收所述多個輸入電壓，且所述多條字線的在所述區塊中的一者經配置以接收讀取電壓，而所述多條字線的在所述區塊中的其他者經配置以接收通行電壓。

3.根據權利要求2所述的集成電路，其中對應于所述多條位線的所述多者與所述多條字線的所述一者的存儲器單元經配置以將存儲的所述多個權重的所述多者與接收的所述多個輸入電壓相乘，且產生所述多個乘積。

4.根據權利要求3所述的集成電路，更包括計數器，其中所述計數器耦合至所述頁面緩沖器，且經配置以加總所述多個乘積。

5.根據權利要求2所述的集成電路，其中所述多個輸入電壓的至少兩者彼此相異。

6.根據權利要求2所述的集成電路，其中所述多個輸入電壓彼此相同。

7.根據權利要求6所述的集成電路，其中所述頁面緩沖器包括第一快取以及第二快取，所述第一快取經配置以接收由所述多個權重的所述多者與所述多個輸入電壓的所述多個乘積轉換而成的多個第一邏輯信號并被預先寫入由多個額外輸入電壓轉換而成的多個第二邏輯信號，且所述第二快取經配置以將所述多個第一邏輯信號與所述多個第二邏輯信號相乘并累加所述多個第一邏輯信號與所述多個第二邏輯信號的多個乘積。

8.根據權利要求7所述的集成電路，其中所述多個額外輸入電壓的至少兩者彼此相異且經轉換為不同的邏輯信號。

9.根據權利要求1所述的集成電路，其中所述多條字線的在所述多個區塊中的所述多者經配置以接收所述多個輸入電壓，所述多個區塊中的一者的字線電性隔離于所述多個區塊的另一者的字線，所述多條位線分別被所述存儲器陣列的所述多個區塊共享，且所述多條位線的一者經配置以接收讀取電壓，而所述多條位線的其他者經配置以接收通行電壓。

10.根據權利要求9所述的集成電路，其中對應至所述多條字線的所述多者與所述多條位線的所述一者的存儲器單元經配置以將存儲的所述多個權重的多者與接收的所述多個輸入電壓相乘，且產生所述多個乘積。

11.根據權利要求10所述的集成電路，其中所述多個乘積經由所述多條位線中的所述一者中而被加總。

12.根據權利要求10所述的集成電路，其中對應至所述多條字線的所述多者與所述多條位線的所述一者的存儲器單元具有大于或等于0V的起始電壓。

13.根據權利要求1所述的集成電路，其中所述存儲器陣列為與非快閃存儲器陣列，且所述多個存儲器單元為多個快閃存儲器單元。

14.根據權利要求1所述的集成電路，其中所述頁面緩沖器的數量為多數，且所述存儲器陣列的一區塊具有多個子區塊，所述多個子區塊分別耦合至所述多個頁面緩沖器的一者。