[發(fā)明專利]集成電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201911067337.3
• 申請(qǐng)日: 2019-11-04
• 公開（公告）號(hào): CN112750487A
• 公開（公告）日: 2021-05-04
• 發(fā)明（設(shè)計(jì)）人: 呂函庭
• 申請(qǐng)（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號(hào): G11C16/04
• 分類號(hào): G11C16/04;G11C7/10;G11C16/24;G06F7/52
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

本發(fā)明公開了一種集成電路，包括存儲(chǔ)器陣列、多條字線、多條位線以及頁(yè)面緩沖器。存儲(chǔ)器陣列包括多個(gè)存儲(chǔ)器單元，分別經(jīng)配置以被寫入權(quán)重。多條字線分別連接多個(gè)存儲(chǔ)器單元中的一列存儲(chǔ)器單元。多條位線分別連接多個(gè)存儲(chǔ)器單元的彼此串聯(lián)連接的一欄存儲(chǔ)器單元。多條位線的在存儲(chǔ)器陣列的一區(qū)塊中的多者或多條字線的在存儲(chǔ)器陣列的多個(gè)區(qū)塊中的多者經(jīng)配置以接收多個(gè)輸入電壓，且接收多個(gè)輸入電壓的存儲(chǔ)器單元經(jīng)配置以將寫入權(quán)重與接收的輸入電壓相乘。頁(yè)面緩沖器耦合至存儲(chǔ)器陣列，且經(jīng)配置以感測(cè)權(quán)重與輸入電壓的多個(gè)乘積。

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種集成電路及其運(yùn)算方法，且特別是有關(guān)于一種存儲(chǔ)器電路。

背景技術(shù)

在以范紐曼型架構(gòu)(Von Neumann architecture)設(shè)計(jì)出的計(jì)算器中，數(shù)據(jù)存儲(chǔ)單元與數(shù)據(jù)處理單元彼此分離。數(shù)據(jù)必須經(jīng)由輸入/輸出端口(input/output，I/O)與總線(bus)而在數(shù)據(jù)存儲(chǔ)單元與數(shù)據(jù)處理單元之間往返，故耗時(shí)與耗能。此外，對(duì)于巨量數(shù)據(jù)的處理，在單元之間的數(shù)據(jù)往返產(chǎn)生處理效能上的瓶頸。近年來(lái)，隨著人工智能(artificialintelligence，AI)技術(shù)的興起，計(jì)算器所需處理的數(shù)據(jù)量大幅增加，造成上述的效能瓶頸日益嚴(yán)重。

發(fā)明內(nèi)容

本發(fā)明提供一種集成電路，可操作于存儲(chǔ)器模式與運(yùn)算模式中。

本發(fā)明的集成電路包括：存儲(chǔ)器陣列，包括多個(gè)存儲(chǔ)器單元，分別經(jīng)配置以被寫入權(quán)重；多條字線與多條位線，其中所述多條字線分別連接所述多個(gè)存儲(chǔ)器單元中的一列存儲(chǔ)器單元，所述多條位線分別連接所述多個(gè)存儲(chǔ)器單元的彼此串聯(lián)連接的一欄存儲(chǔ)器單元，所述多條位線的在所述存儲(chǔ)器陣列的一區(qū)塊中的多者或所述多條字線的在所述存儲(chǔ)器陣列的多個(gè)區(qū)塊中的多者經(jīng)配置以接收多個(gè)輸入電壓，且所述多個(gè)存儲(chǔ)器單元中接收所述多個(gè)輸入電壓的多者經(jīng)配置以將寫入的所述多個(gè)權(quán)重中的多者與接收的所述多個(gè)輸入電壓相乘；以及頁(yè)面緩沖器，耦合至所述存儲(chǔ)器陣列，且經(jīng)配置以感測(cè)所述多個(gè)權(quán)重的所述多者與所述多個(gè)輸入電壓的多個(gè)乘積。

在一些實(shí)施例中，所述多條位線的在所述區(qū)塊中的所述多者接收所述多個(gè)輸入電壓，且所述多條字線的在所述區(qū)塊中的一者經(jīng)配置以接收讀取電壓，而所述多條字線的在所述區(qū)塊中的其他者經(jīng)配置以接收通行電壓。

在一些實(shí)施例中，對(duì)應(yīng)于所述多條位線的所述多者與所述多條字線的所述一者的存儲(chǔ)器單元經(jīng)配置以將存儲(chǔ)的所述多個(gè)權(quán)重的所述多者與接收的所述多個(gè)輸入電壓相乘，且產(chǎn)生所述多個(gè)乘積。

在一些實(shí)施例中，集成電路更包括計(jì)數(shù)器，其中所述計(jì)數(shù)器耦合至所述頁(yè)面緩沖器，且經(jīng)配置以加總所述多個(gè)乘積。

在一些實(shí)施例中，所述多個(gè)輸入電壓的至少兩者彼此相異。

在一些實(shí)施例中，所述多個(gè)輸入電壓彼此相同。

在一些實(shí)施例中，所述頁(yè)面緩沖器包括第一快取以及第二快取。所述第一快取經(jīng)配置以接收由所述多個(gè)權(quán)重的所述多者與所述多個(gè)輸入電壓的所述多個(gè)乘積轉(zhuǎn)換而成的多個(gè)第一邏輯信號(hào)，并被預(yù)先寫入由多個(gè)額外輸入電壓轉(zhuǎn)換而成的多個(gè)第二邏輯信號(hào)。所述第二快取經(jīng)配置以將所述多個(gè)第一邏輯信號(hào)與所述多個(gè)第二邏輯信號(hào)相乘并累加所述多個(gè)第一邏輯信號(hào)與所述多個(gè)第二邏輯信號(hào)的多個(gè)乘積。

在一些實(shí)施例中，所述多個(gè)額外輸入電壓的至少兩者彼此相異且經(jīng)轉(zhuǎn)換為不同的邏輯信號(hào)。

在一些實(shí)施例中，所述多條字線的在所述多個(gè)區(qū)塊中的所述多者經(jīng)配置以接收所述多個(gè)輸入電壓，所述多個(gè)區(qū)塊中的一者的字線電性隔離于所述多個(gè)區(qū)塊的另一者的字線，所述多條位線分別被所述存儲(chǔ)器陣列的所述多個(gè)區(qū)塊共享，且所述多條位線的一者經(jīng)配置以接收讀取電壓，而所述多條位線的其他者經(jīng)配置以接收通行電壓。

在一些實(shí)施例中，對(duì)應(yīng)至所述多條字線的所述多者與所述多條位線的所述一者的存儲(chǔ)器單元經(jīng)配置以將存儲(chǔ)的所述多個(gè)權(quán)重的多者與接收的所述多個(gè)輸入電壓相乘，且產(chǎn)生所述多個(gè)乘積。