[發明專利]多通道延時控制電路

在審

• 申請號: 201911058274.5
• 申請日: 2019-11-04
• 公開（公告）號: CN112764363A
• 公開（公告）日: 2021-05-07
• 發明（設計）人: 張嵐;李斌
• 申請（專利權）人: 成都納能微電子有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種多通道延時控制電路，包括低速時鐘信號端、高速時鐘信號端、反相器、采樣器、第一觸發器、第二觸發器、第三觸發器、第四觸發器、選擇器及輸出端，第一觸發器與第二觸發器形成第一采樣通路，第一觸發器通過反相時鐘對低速時鐘進行采樣，第二觸發器通過高速時鐘對第一觸發器的輸出信號進行采樣；第三觸發器與第四觸發器形成第二采樣通路，第三觸發器通過高速時鐘對低速時鐘進行采樣，第四觸發器通過高速時鐘對第三觸發器的輸出信號進行采樣；當采樣器的狀態為低速時鐘采樣到高速時鐘的高電平時，選擇器將第二采樣通路的采樣結果傳送至輸出端；反之，選擇器將第一采樣通路的采樣結果傳送至輸出端。

技術領域

本發明涉及集成電路領域，尤其涉及一種多通道延時控制電路。

背景技術

為了實現數據傳輸的高速高效，多通道的收發機逐漸變多。數據在經過一系列的處理后，最終是由高速時鐘信號端送出。其送出方式通常分為兩種：第一種是一個高速時鐘周期送出一位數據；第二種是一個高速時鐘周期送出兩位數據，即高電平送出一位數據，低電平送出一位數據。一位數據的位寬就是一個UI，例如5G的數據率，一位數據的位寬就是200皮秒，一個UI就是200皮秒，兩個UI的延時就是兩位數據位寬時長的延時。

在數據傳輸的過程中，每一個通道進行數據傳輸時所需要的時鐘都是由同一個鎖相環提供，通過時鐘樹傳輸到每一個通道，雖然在電路中，他們通過的路徑是一致的，但是在實際生產應用時，由于工藝、加工環境、老化速率等因素的影響，他們實際通過的路徑是不一樣的。

在多通道的應用中，通道與通道之間的數據傳輸延時越小，數據傳輸準確性越高，延遲超過一個UI，數據傳輸就會出錯。

在使用高速時鐘信號端TX_PCK對低速時鐘信號端PCK進行采樣時，可能出現有的通路在第一拍能夠采到，而有的通路由于時鐘的延時不同在第二拍才能采到的情況，從而造成通道與通道之間出現兩個UI左右的延時。

因此，有必要提供一種能夠減小多通道應用中通道與通道之間延時的多通道延時控制電路。

發明內容

本發明提供一種多通道延時控制電路，其主要目的在于能夠減小多通道應用中通道與通道之間的延時，保證數據傳輸的準確性。

為實現上述目的，本發明提供一種多通道延時控制電路，所述多通道延時控制電路包括低速時鐘信號端、高速時鐘信號端、與所述高速時鐘信號端相連用于使高速時鐘信號反相的反相器、與所述高速時鐘信號端和所述低速時鐘信號端相連的采樣器、與所述低速時鐘信號端和所述反相器相連的第一觸發器、與所述第一觸發器相連的第二觸發器、與所述高速時鐘信號端和所述低速時鐘信號端相連的第三觸發器、與所述第三觸發器相連的第四觸發器、與所述采樣器、所述第二觸發器和所述第四觸發器相連的選擇器及與所述選擇器相連的輸出端，所述第一觸發器與所述第二觸發器形成第一采樣通路，所述第一觸發器通過所述高速時鐘信號端的反相時鐘對所述低速時鐘信號端的低速時鐘進行采樣，所述第二觸發器通過所述高速時鐘信號端的高速時鐘對所述第一觸發器的輸出信號進行采樣；所述第三觸發器與所述第四觸發器形成第二采樣通路，所述第三觸發器通過所述高速時鐘信號端的高速時鐘對所述低速時鐘信號端的低速時鐘進行采樣，所述第四觸發器通過所述高速時鐘信號端的高速時鐘對所述第三觸發器的輸出信號進行采樣；當所述采樣器的狀態為所述低速時鐘信號端的低速時鐘采樣到所述高速時鐘信號端的高速時鐘的高電平時，所述選擇器將所述第二采樣通路的采樣結果傳送至所述輸出端；當所述采樣器的狀態為所述低速時鐘信號端的低速時鐘采樣到所述高速時鐘信號端的高速時鐘的低電平時，所述選擇器將所述第一采樣通路的采樣結果傳送至所述輸出端。

可選地，所述采樣器的數據輸入端與所述高速時鐘信號端相連，所述采樣器的時鐘輸入端與所述低速時鐘信號端相連，所述采樣器的輸出端與所述選擇器的選擇輸入端相連。

可選地，所述反相器的輸入端與所述高速時鐘信號端相連，所述反相器的輸出端與所述第一觸發器的控制端相連。