[發明專利]半導體器件及其形成方法

有效

• 申請號: 201911056284.5
• 申請日: 2019-10-31
• 公開（公告）號: CN111128753B
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 杜孟哲;陳韋志;廖思豪;胡毓祥;郭宏瑞;余振華
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48;H01L23/498
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

形成半導體器件的方法包括在晶圓的前側上方形成第一介電層，該晶圓在晶圓的前側處具有多個管芯，第一介電層的第一收縮率小于第一預定閾值；在第一溫度下固化第一介電層，其中，在固化第一介電層之后，第一介電層的上表面的最高點與第一介電層的上表面的最低點之間的第一距離小于第二預定閾值；從晶圓的背側減薄晶圓；并且實施切割工藝以將多個管芯分成單獨的管芯。本發明的實施例還提供了半導體器件。

技術領域

本發明的實施例涉及半導體器件及其形成方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的不斷提高，半導體工業經歷了快速增長。在大多數情況下，集成密度的這種改進來自最小部件尺寸的重復減少，這允許將更多組件集成到給定區域中。近年來，隨著對更小電子器件的需求的增長，對半導體管芯的更小且更有創造性的封裝技術的需求不斷增長。

在封裝技術的一個方面，再分布層(RDL)可以形成在芯片上方并且電連接至芯片中的有源器件。之后可以形成輸入/輸出(I/O)連接件，諸如凸塊下金屬(UBM)上的焊球，以通過RDL電連接至芯片。該封裝技術的一個有利特征是形成扇出封裝件的可能性。因此，芯片上的I/O焊盤可以再分布以覆蓋比芯片更大的面積，因此可以增加封裝在封裝芯片表面上的I/O焊盤的數量。

集成扇出(InFO)封裝技術變得越來越流行，特別是與晶圓級封裝(WLP)技術結合使用時。這樣得到的封裝結構提供了高功能密度與相對低成本和高性能封裝。

發明內容

本發明的實施例提供了一種形成半導體器件的方法，所述方法包括：

在管芯的鈍化層上方和所述管芯的管芯連接件上方形成第一介電層，所述管芯連接件延伸穿過所述鈍化層；固化所述第一介電層，其中，在固化所述第一介電層之后，所述第一介電層具有遠離所述鈍化層的彎曲的上表面，其中，所述彎曲的上表面包括：第一區域，位于所述管芯連接件上方；以及第二區域，與所述管芯連接件橫向相鄰，其中，所述第一區域比所述第二區域從所述鈍化層延伸更遠，其中，所述第一區域和所述第二區域之間的第一距離大于第一預定閾值；在固化的第一介電層上方形成第二介電層；以及固化所述第二介電層，其中，在固化所述第二介電層之后，所述第二介電層的遠離所述鈍化層的上表面包括：第三區域，位于所述第一區域上方；以及第四區域，位于所述第二區域上方，其中，所述第三區域和所述第四區域之間的第二距離小于所述第一預定閾值。

本發明的另一實施例提供了一種形成半導體器件的方法，所述方法包括：在晶圓的前側上方形成第一介電層，所述晶圓在所述晶圓的前側處具有多個管芯，所述第一介電層具有小于第一預定閾值的第一收縮率；在第一溫度下固化所述第一介電層，其中，在固化所述第一介電層之后，所述第一介電層的上表面的最高點與所述第一介電層的上表面的最低點之間的第一距離小于第二預定閾值；從所述晶圓的背側減薄所述晶圓；以及實施切割工藝以將所述多個管芯分成單獨的管芯。

本發明的另一實施例提供了一種半導體器件，包括：管芯，具有管芯連接件和鈍化層，所述管芯連接件延伸穿過所述鈍化層；第一介電層，位于所述鈍化層上方，所述第一介電層具有與所述管芯連接件物理接觸的第一部分，并且具有與所述管芯連接件間隔開的第二部分，所述第一介電層的第一部分的上表面比所述第一介電層的第二部分的上表面從鈍化層延伸更遠；以及第二介電層，位于所述第一介電層的第二部分的上表面上方，其中，所述管芯連接件、所述第二介電層和所述第一介電層的第一部分具有相同層級的上表面。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖6示出了根據實施例的處于各個制造階段的半導體器件的截面圖。

圖7示出了根據實施例的半導體器件的截面圖。