[發明專利]配置存儲器位線控制電路以及FPGA位線控制系統

在審

• 申請號: 201911040522.3
• 申請日: 2019-10-29
• 公開（公告）號: CN112750476A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 王俊;溫長清;張勇
• 申請（專利權）人: 深圳市國微電子有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C7/10
• 代理公司: 深圳鼎合誠知識產權代理有限公司 44281
• 代理人: 江婷;李發兵

本發明提供的配置存儲器位線控制電路以及FPGA位線控制系統，數據控制讀寫模塊根據位線控制電路所處的狀態以及信號將接收到的數據寫入存儲模塊或者將存儲模塊中的數據進行讀出，在數據控制讀寫模塊對接收到的數據寫入存儲模塊的傳輸過程中進行驅動；可見本發明可以通過增加驅動緩沖器來避免寄生電容電阻的影響，提高了系統可擴展性，縮短了新產品面世的時間，降低產品的研發成本。

技術領域

本發明涉及FPGA(Field－Programmable Gate Array，即現場可編程門陣列)設計領域，具體涉及一種配置存儲器位線控制電路以及FPGA位線控制系統。

背景技術

FPGA是在PAL(Programmable Array Logic，可編程陣列邏輯)、GAL(GenericArray Logic，通用陣列邏輯)、CPLD(Complex Programmable Logic Device，復雜可編程邏輯器件)等可編程器件的基礎上進一步發展產生的。它是作為專用集成電路(ApplicationSpecific Integrated Circuit，ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

參見圖1，基本的FPGA主要由如下幾個部分組成：可編程輸入輸出IO模塊101、可編程互聯模塊102和可編程邏輯模塊103。用戶可以通過可配置邏輯模塊103來實現各種設計，通過可配置輸入輸出IO模塊101與外界進行通信，并保證輸入輸出電壓與電流標準，通過可配置互聯模塊102連接可配置輸入輸出IO模塊101與可配置邏輯模塊103。

一般來說，FPGA相當于一個超大的數字電路集合，它本身并不具有特定的電路功能，需要通過具體的設計并轉換成它支持的配置位流，從而選擇該數字電路集合的某些電路進行組合，從而實現我們想要的具體電路。但是，超大規模FPGA進行擴展設計時位線控制會存在一些問題，例如寄生電容電阻的影響等，會對超大規模FPGA的擴展產生一定的限制。

發明內容

本發明要解決的主要技術問題是，提供一種配置存儲器位線控制電路以及FPGA位線控制系統，解決現有超大規模FPGA擴展設計時的位線控制存在限制的問題。

為解決上述技術問題，本發明提供一種配置存儲器位線控制電路，包括：數據讀寫控制模塊、存儲模塊、傳輸模塊以及緩沖器；

所述數據讀寫控制模塊，用于根據所述位線控制電路所處的狀態以及信號將接收到的數據寫入所述存儲模塊或者將所述存儲模塊中的數據進行讀出；

所述存儲模塊，用于存儲所述數據讀寫控制模塊寫入或者讀出的數據；

所述傳輸模塊，用于傳輸所述數據讀寫控制模塊接收到的數據或者從所述存儲模塊讀出的數據；

所述緩沖器，用于在所述數據讀寫控制模塊對接收到的數據寫入所述存儲模塊的傳輸過程中增加驅動。

可選的，所述傳輸模塊包括位線傳輸通道，所述緩沖器按照預設距離設置于所述位線傳輸通道上。

可選的，所述數據讀寫控制模塊包括寫字線控制電路、寫驅動電路及讀配套電路；

所述寫驅動電路，用于根據接收到的數據產生BL信號，所述BL信號分別往左往右傳輸；

所述寫字線控制電路，用于將所述BL信號寫入所述存儲模塊；

所述讀配套電路，用于讀出所述存儲模塊中數據。

可選的，所述位線控制電路所處的狀態包括寫入狀態和回讀狀態，所述信號為字線信號；

寫狀態時，所述寫字線控制電路在所述字線信號為1時將所述BL信號寫入所述存儲模塊；

在讀狀態時，所述讀配套電路在所述字線信號為1時讀出所述輸出信號。