[發明專利]一種通過SOC測試DDR內存穩定性的方法

有效

• 申請號: 201911037762.8
• 申請日: 2019-10-29
• 公開（公告）號: CN111026589B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 馮杰;張坤;曹林林
• 申請（專利權）人: 晶晨半導體（深圳）有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G11C29/10
• 代理公司: 深圳市智勝聯合知識產權代理有限公司 44368
• 代理人: 李永華

本發明提出一種通過SOC測試DDR內存穩定性的方法，SOC對DDR進行讀寫，以DQS作為時鐘，通過SOC調整DQS來找到DDR讀寫時DQS的Setup?time和hold?time，包括如下步驟：S1：通過SOC將DQS默認寄存器的值設置為B，逐個單位左移，當移動到A?1個單位出現DDR讀寫錯誤時，取A為左邊界；S2：通過SOC將DQS默認寄存器的值還原為B，逐個單位右移，當移動到C+1個單位出現DDR讀寫錯誤時，取C為右邊界；S3：計算出DQS讀寫的Setup?time和DQS讀寫的hold?time；本通過SOC測試DDR內存穩定性的方法能夠快速的測試出DDR內存的穩定性。

技術領域

本發明涉及DDR內存領域，尤其涉及一種通過SOC測試DDR內存穩定性的方法。

背景技術

在嵌入式系統中，隨著DDR內存的頻率越來越高，DDR內存對系統的要求也越來越高，DDR內存讀寫的時間也越來越小，很容易出現DDR讀寫的錯誤，造成系統死機，只有DDR內存的穩定性高才能防止DDR讀寫出現錯誤；現在主要是通過兩種方法來測試嵌入式系統中DDR內存的穩定性：1.通過老化煲機來測試DDR內存的穩定性，這種測試方法需要耗費大量的時間，并且無法判斷DDR內存余量是否足夠；2.把PCB板寄回DDR內存廠商進行各項參數測試，這種測試方法花費高、耗時長，并且也無法避免PCB板的板材不同造成的差異；如何快速、低成本測試嵌入式系統中DDR內存的穩定性成為了業績難題。

發明內容

為了解決上述問題，本發明提出一種通過SOC測試DDR內存穩定性的方法。

本發明通過以下技術方案實現的：

本發明提出一種通過SOC測試DDR內存穩定性的方法，SOC對DDR進行讀寫，以DQS作為時鐘，通過SOC調整DQS來找到DDR讀寫時DQS的Setup?time和hold?time，所述通過SOC測試DDR內存穩定性的方法包括如下步驟：

S1：通過SOC將DQS默認寄存器的值設置為B，逐個單位左移，當移動到A-1個單位出現DDR讀寫錯誤時，取A為左邊界；

S2：通過SOC將DQS默認寄存器的值還原為B，逐個單位右移，當移動到C+1個單位出現DDR讀寫錯誤時，取C為右邊界；

S3：通過公式[(B-A+1)*DDR對應頻率下的時長]計算出DQS讀寫的Setup?time；通過公式[(C-B+1)*DDR對應頻率下的時長]計算出DQS讀寫的hold?time。

進一步的，DQS讀寫的Setup?time與DQS讀寫的hold?time的總和越接近DDR時鐘的二分之一數值，說明DDR穩定性越高。

進一步的，DQS讀寫的Setup?time與DQS讀寫的hold?time差值越小，說明DDR穩定性越高。

進一步的，當DQS讀寫的Setup?time和DQS讀寫的hold?time均大于80ps時，說明DDR穩定性高。

本發明的有益效果：

1.本發明提出的通過SOC測試DDR內存穩定性的方法能夠快速的測試出DDR內存的穩定性。

2.本發明提出的通過SOC測試DDR內存穩定性的方法通過軟件即可進行測試，測試過程中系統負載較大，更加符合實際應用的要求。

附圖說明

圖1為本發明的通過SOC測試DDR內存穩定性的方法的步驟示意圖。

具體實施方式

為了更加清楚、完整的說明本發明的技術方案，下面結合附圖對本發明作進一步說明。