[發(fā)明專利]FPGA互連線電路及FPGA互連線延時降低方法

在審

• 申請?zhí)枺?/td>: 201911033728.3
• 申請日: 2019-10-28
• 公開（公告）號: CN112731823A
• 公開（公告）日: 2021-04-30
• 發(fā)明（設(shè)計）人: 王俊;溫長清;張勇
• 申請（專利權(quán)）人: 深圳市國微電子有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 深圳鼎合誠知識產(chǎn)權(quán)代理有限公司 44281
• 代理人: 江婷;李發(fā)兵

本發(fā)明提供的FPGA互連線電路及FPGA互連線延時降低方法，F(xiàn)PGA互連線電路包括開關(guān)模塊、正反饋電路以及輸出緩沖器，正反饋電路的輸入端與開關(guān)模塊的輸出端連接，正反饋電路的輸出端與輸出緩沖器的輸入端連接；通過正反饋電路輸入端接收到由開關(guān)模塊輸出的信號，將信號進(jìn)行上拉或者下拉后輸出到輸出緩沖器；可見本發(fā)明可以實現(xiàn)加快信號輸出的翻轉(zhuǎn)速度，進(jìn)而達(dá)到減少互聯(lián)線延時的目的，減少了可編程互聯(lián)模塊占用的延時，在一定程度上優(yōu)化了可編程互聯(lián)模塊的性能，提高了全芯片的速度。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA(Field－Programmable Gate Array，即現(xiàn)場可編程門陣列)設(shè)計領(lǐng)域，具體涉及一種FPGA互連線電路及FPGA互連線延時降低方法。

背景技術(shù)

FPGA是在PAL(Programmable Array Logic，可編程陣列邏輯)、GAL(GenericArray Logic，通用陣列邏輯)、CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ApplicationSpecific Integrated Circuit，ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

參見圖1，基本的FPGA由如下幾個部分組成：可編程輸入輸出IO模塊101、可編程邏輯模塊103、可編程互聯(lián)模塊102，其中，可編程輸入輸出IO模塊101的作用是連接外部信號與FPGA，實現(xiàn)FPGA與外部進(jìn)行通信，根據(jù)需要，可以實現(xiàn)各種電平標(biāo)準(zhǔn)；可編程邏輯模塊103是FPGA實現(xiàn)各種邏輯的基礎(chǔ)，通常使用LUT與觸發(fā)器資源實現(xiàn)各種組合邏輯與時序邏輯；可編程互聯(lián)模塊102，其作用是用來連接FPGA中各個資源。

由此可知，可編程互聯(lián)模塊起到橋接作用，負(fù)責(zé)各個邏輯模塊間的相互通信以及輸入輸出信號在互聯(lián)模塊間的傳輸，因此，可編程互聯(lián)模塊是FPGA器件中至關(guān)重要的一部分資源。但是，隨著工藝尺寸的進(jìn)一步縮小，互聯(lián)線的延時所占比例越來越高，而FPGA器件主要的各個信號都是通過互聯(lián)線來進(jìn)行傳輸?shù)模曰ヂ?lián)線的延時對FPGA的速度影響正在進(jìn)一步的加大，嚴(yán)重影響FPGA器件的性能。

發(fā)明內(nèi)容

本發(fā)明要解決的主要技術(shù)問題是，提供一種FPGA互連線電路及FPGA互連線延時降低方法，解決現(xiàn)有互聯(lián)線電路延時過大的問題。

為解決上述技術(shù)問題，本發(fā)明提供一種FPGA互連線電路，包括：

開關(guān)模塊、正反饋電路以及輸出緩沖器；

所述正反饋電路的輸入端與所述開關(guān)模塊的輸出端連接，所述正反饋電路的輸出端與所述輸出緩沖器的輸入端連接。

可選的，所述正反饋電路包括上拉正反饋電路和下拉正反饋電路。

可選的，所述上拉正反饋電路包括第一PMOS管和第一NMOS管，所述下拉正反饋電路包括第二PMOS管和第二NMOS管；

所述第一PMOS管的源極連接VDD端，所述第一PMOS管的漏極與所述開關(guān)NMOS管的輸出端連接，所述第一PMOS管的柵極與所述第一NMOS管的源極連接，所述第一NMOS管的柵極與所述開關(guān)NMOS管的輸出端連接，所述第一NMOS管的漏極與接地端GND連接；

所述第二PMOS管的源極連接VDD端，所述第二PMOS管的柵極與所述開關(guān)NMOS管的輸出端連接，所述第二PMOS管的漏極與所述第二NMOS管的柵極連接，所述第二NMOS管的源極所述開關(guān)NMOS管的輸出端連接，所述第二NMOS管的漏極與接地端GND連接。

可選的，所述互連線電路還包括控制電路，所述控制電路與所述開關(guān)模塊連接，并控制所述開關(guān)模塊的打開或者關(guān)閉。