[發(fā)明專利]FPGA互連線電路及FPGA互連線延時(shí)降低方法在審
| 申請(qǐng)?zhí)枺?/td> | 201911033728.3 | 申請(qǐng)日： | 2019-10-28 |
| 公開(kāi)（公告）號(hào)： | CN112731823A | 公開(kāi)（公告）日： | 2021-04-30 |
| 發(fā)明（設(shè)計(jì)）人： | 王俊;溫長(zhǎng)清;張勇 | 申請(qǐng)（專利權(quán)）人： | 深圳市國(guó)微電子有限公司 |
| 主分類號(hào)： | G05B19/042 | 分類號(hào)： | G05B19/042 |
| 代理公司： | 深圳鼎合誠(chéng)知識(shí)產(chǎn)權(quán)代理有限公司 44281 | 代理人： | 江婷;李發(fā)兵 |
| 地址： | 518057 廣東省深圳市南*** | 國(guó)省代碼： | 廣東;44 |
| 權(quán)利要求書： | 查看更多 | 說(shuō)明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | fpga 互連 電路 延時(shí) 降低 方法 | ||
1.一種FPGA互連線電路，其特征在于，包括開(kāi)關(guān)模塊、正反饋電路以及輸出緩沖器；
所述正反饋電路的輸入端與所述開(kāi)關(guān)模塊的輸出端連接，所述正反饋電路的輸出端與所述輸出緩沖器的輸入端連接。
2.如權(quán)利要求1所述的FPGA互連線電路，其特征在于，所述正反饋電路包括上拉正反饋電路和下拉正反饋電路。
3.如權(quán)利要求2所述的FPGA互連線電路，其特征在于，所述上拉正反饋電路包括第一PMOS管和第一NMOS管，所述下拉正反饋電路包括第二PMOS管和第二NMOS管；
所述第一PMOS管的源極連接VDD端，所述第一PMOS管的漏極與所述開(kāi)關(guān)模塊的輸出端連接，所述第一PMOS管的柵極與所述第一NMOS管的源極連接，所述第一NMOS管的柵極與所述開(kāi)關(guān)模塊的輸出端連接，所述第一NMOS管的漏極與接地端GND連接；
所述第二PMOS管的源極連接VDD端，所述第二PMOS管的柵極與所述開(kāi)關(guān)模塊的輸出端連接，所述第二PMOS管的漏極與所述第二NMOS管的柵極連接，所述第二NMOS管的源極所述開(kāi)關(guān)模塊的輸出端連接，所述第二NMOS管的漏極與接地端GND連接。
4.如權(quán)利要求1所述的FPGA互連線電路，其特征在于，所述FPGA互連線電路還包括控制電路，所述控制電路與所述開(kāi)關(guān)模塊連接，并控制所述開(kāi)關(guān)模塊的打開(kāi)或者關(guān)閉。
5.如權(quán)利要求4所述的FPGA互連線電路，其特征在于，所述開(kāi)關(guān)模塊包括第一級(jí)NMOS管和第二級(jí)NMOS管，所述第一級(jí)NMOS管和所述第二級(jí)NMOS管進(jìn)行串聯(lián)連接，所述開(kāi)關(guān)模塊分別與所述第一級(jí)NMOS管的柵極和所述第二級(jí)NMOS管的柵極進(jìn)行連接。
6.如權(quán)利要求5所述的FPGA互連線電路，其特征在于，所述控制電路包括兩個(gè)NMOS管和反相器模塊，所述反相器模塊設(shè)置于兩個(gè)NMOS管之間并分別與兩個(gè)NMOS管進(jìn)行連接；
所述兩個(gè)NMOS管的柵極與ADDR端連接，所述反相器模塊一端與所述第一級(jí)NMOS管的柵極和所述第二級(jí)NMOS管的柵極進(jìn)行連接。
7.一種FPGA互連線延時(shí)縮短方法，其特征在于，包括：
正反饋電路輸入端接收到由開(kāi)關(guān)模塊輸出的信號(hào)；
所述正反饋電路將所述信號(hào)進(jìn)行上拉或者下拉后輸出到輸出緩沖器。
8.如權(quán)利要求7所述的FPGA互連線延時(shí)縮短方法，其特征在于，所述正反饋電路將所述信號(hào)進(jìn)行正反饋?zhàn)饔煤筝敵龅捷敵鼍彌_器包括：
當(dāng)輸入信號(hào)從0到VDD翻轉(zhuǎn)時(shí)，所述信號(hào)通過(guò)所述正反饋電路進(jìn)行上拉后輸出VDD；
當(dāng)輸入信號(hào)從VDD到0翻轉(zhuǎn)時(shí)，所述信號(hào)通過(guò)所述正反饋電路進(jìn)行下拉后輸出GND。
9.如權(quán)利要求7所述的FPGA互連線延時(shí)縮短方法，其特征在于，所述FPGA互連線延時(shí)縮短方法還包括：
當(dāng)所述開(kāi)關(guān)模塊處于關(guān)閉狀態(tài)時(shí)，所述正反饋電路上拉至高電位或者下拉低電位。
10.如權(quán)利要求7所述的FPGA互連線延時(shí)縮短方法，其特征在于，所述正反饋電路輸入端接收到由開(kāi)關(guān)模塊輸出的信號(hào)之前還包括：
判斷控制電路與所述開(kāi)關(guān)模塊連接處的電壓值是否為高電平；
當(dāng)為是時(shí)，控制電路控制所述開(kāi)關(guān)模塊導(dǎo)通并進(jìn)行信號(hào)傳輸。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于深圳市國(guó)微電子有限公司，未經(jīng)深圳市國(guó)微電子有限公司許可，擅自商用是侵權(quán)行為。如果您想購(gòu)買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請(qǐng)聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201911033728.3/1.html，轉(zhuǎn)載請(qǐng)聲明來(lái)源鉆瓜專利網(wǎng)。
- 一種鎖相環(huán)中的時(shí)間數(shù)字轉(zhuǎn)換器
- 一種基于FPGA的時(shí)間測(cè)量系統(tǒng)及方法
- 高精度寬帶連續(xù)可調(diào)節(jié)實(shí)時(shí)延時(shí)線電路
- 一種同步信號(hào)調(diào)整方法和系統(tǒng)
- 一種鎖相環(huán)中的時(shí)間數(shù)字轉(zhuǎn)換器
- 一種微帶延時(shí)線高精度相位調(diào)節(jié)裝置
- 電源控制裝置和控制設(shè)備
- 一種延時(shí)電路及基于fpga鎖相環(huán)的延時(shí)方法
- 一種正負(fù)群延時(shí)抵消的群延時(shí)平坦化處理系統(tǒng)
- 延時(shí)交易存儲(chǔ)方法、計(jì)算機(jī)設(shè)備和存儲(chǔ)介質(zhì)
