[發明專利]存儲裝置及編程存儲裝置中存儲單元的方法

有效

• 申請號: 201911032384.4
• 申請日: 2019-10-28
• 公開（公告）號: CN112151099B
• 公開（公告）日: 2023-08-25
• 發明（設計）人: 陳重光
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C7/06;G11C7/08
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種存儲裝置及編程存儲裝置中存儲單元的方法，所述存儲裝置包括：存儲單元陣列，具有多個存儲單元被排列為單元串列而耦接至金屬位線；感測放大器，用于向存儲單元陣列提供感測電流；以及存儲控制器，用于控制感測放大器提供感測電流以在存儲器存取周期存取數據。存儲控制器執行包括以下的操作：在存儲器存取周期的預充電階段，提供預充電電壓至感測放大器以驅動感測放大器，使得特定電壓被提供給存儲單元陣列；在第一感測階段，提供預充電電壓至感測放大器；及在第二感測階段，提供感測電壓以驅動感測放大器，使得提供給存儲單元陣列的特定電壓被維持。

技術領域

本發明是有關于一種存儲裝置，且特別是有關于一種存儲裝置及編程存儲裝置中存儲單元的方法。

背景技術

存儲單元可以在感測周期通過施加一組電壓而被感測。為了感測來自高密度存儲裝置(例如，高密度NAND快閃存儲裝置)的數據，可以在適當時段的不同時序處將不同的電壓施加到高密度存儲裝置。

發明內容

本申請描述涉及從存儲裝置中的存儲單元感測數據的技術和系統。在一些實施方案中，其中存儲裝置的存儲單元陣列具有寄生電容(例如，對應于金屬位線(metal?bitline,MBL))，從存儲裝置的感測放大器所提供的感測電流可被提供給寄生電容(亦稱為電容單元)、一個或多個存儲單元、或兩者。感測電流作為通道電流提供給電容單元，并作為單元電流提供給存儲單元。在一些情況下，在從預充電操作到感測操作的轉變期間，感測放大器的輸出節點處的電壓差可以引起通道電流，使得感測電流的量不足以用于精確的感測操作。在這種情況下，存儲控制器使用預充電電流對金屬位線寄生電容進行預充電，使得當執行感測操作以從存儲單元讀取數據時，通道電流被降低或消除，同時大部分感測電流被提供作為用于從存儲單元感測數據的單元電流。以此方式，通過將更多的感測電流分配為單元電流而非通道電流，可以執行精確的感測操作，從而減輕感測放大器的輸出節點處的電壓差的負面影響。

所公開的技術和系統可以減少或實質上消除感測放大器的輸出節點處的電壓差。在一些實施方案中，存儲控制器在預充電和感測操作期間的適當時段，于適當時序處施加不同的電壓，以減小或消除感測放大器的輸出節點處的電壓差，從而減少或消除通道電流。如此，此技術可以通過允許提供給存儲單元陣列的感測電流用于單元電流而非通道電流，以提高感測操作的效率。

所公開的技術通過執行對存儲單元陣列的金屬位線預充電和感測放大器閂鎖操作的并行操作，以提高感測放大器的感測精確度。通過在感測時序期間減小金屬位線充電電流來減小感測雜訊，使得感測電流主要用于單元電流，從而提高存儲單元的感測精確度。這對于實現更快的密集存儲裝置是有用的，例如具有三電平單元(triple-level?cell,TLC)和四電平單元(quad-level?cell,QLC)的存儲裝置，且特別是用于較低的參考感測電流。

通常，本發明中描述的目標的一個創新方面可實現于存儲裝置，存儲裝置包括：存儲單元陣列，包括多個存儲單元，存儲單元被排列為一單元串列而耦接到金屬位線；感測放大器，用于向存儲單元陣列提供感測電流；以及存儲控制器，用于控制感測放大器以向多個存儲單元中的一個或多個存儲單元提供感測電流，以在存儲器存取周期從一個或多個存儲單元存取數據。存儲控制器執行包括以下的操作：在存儲器存取周期的預充電階段，向感測放大器提供預充電電壓以驅動感測放大器，使得特定電壓被提供給存儲單元陣列；在存儲器存取周期的第一感測階段，向感測放大器提供預充電電壓；在存儲器存取周期的第二感測階段，向感測放大器提供感測電壓以驅動感測放大器，使得提供給存儲單元陣列的特定電壓被維持，其中預充電電壓高于或低于感測電壓。

前述和其他實施方案中各可單獨地或組合地選擇性地包括一個或多個以下的特征。特別地，一種實現方案包括所有以下特征的組合。多個存儲單元中的一個或多個存儲單元可以從感測放大器接收第一電流。存儲單元陣列還可以包括對應于金屬位線的電容電路，電容電路接收來自感測放大器的第二電流。感測電流是第一電流及第二電流之和。