[發明專利]一種半導體套刻精度的控制方法及疊層標記

有效

• 申請號: 201911032221.6
• 申請日: 2019-10-28
• 公開（公告）號: CN112731778B
• 公開（公告）日: 2022-08-02
• 發明（設計）人: 張偉
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G03F9/00
• 分類號: G03F9/00;H01L21/67
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 虞凌霄

1.一種半導體套刻精度的控制方法，其特征在于，包括：

根據主套刻疊層標記獲取主量測值；其中，所述主套刻疊層標記包括異常主套刻疊層標記，根據所述主量測值與預設閾值的比較結果判定所述主套刻疊層標記是否為所述異常主套刻疊層標記；

根據輔助套刻疊層標記獲取輔助量測值；

基于所述主量測值和所述輔助量測值進行套刻補償；

其中，基于所述主量測值和所述輔助量測值進行套刻補償的步驟包括：

獲取所述異常主套刻疊層標記的異常Q-Merit值；

根據所述異常Q-Merit值和所述輔助量測值確定反饋補償值；

根據所述反饋補償值進行套刻補償。

2.如權利要求1所述的半導體套刻精度的控制方法，其特征在于：所述根據所述主量測值與預設閾值的比較結果判定主套刻疊層標記是否為異常主套刻疊層標記的步驟包括：

所述主量測值包括偏移值和/或Q-Merit值；

所述偏移值和/或Q-Merit值大于所述預設閾值，判定所述主套刻疊層標記是所述異常主套刻疊層標記。

3.如權利要求1所述的半導體套刻精度的控制方法，其特征在于，所述根據所述異常Q-Merit值和所述輔助量測值確定反饋補償值的步驟，還包括：

根據所述異常主套刻疊層的主量測值和所述輔助套刻疊層標記的輔助量測值判定所述異常Q-Merit值的方向；

所述反饋補償值為帶方向的異常Q-Merit值與所述輔助量測值之和。

4.如權利要求1所述的半導體套刻精度的控制方法，其特征在于，其特征在于：

所述主套刻疊層標記與所述輔助套刻疊層標記之間的距離小于5mm。

5.一種半導體套刻疊層標記，其特征在于，包括：

主套刻疊層標記，所述主套刻疊層標記包括多個沿第一方向延伸的主子線條；

輔助套刻疊層標記，所述輔助套刻疊層標記包括多個沿第二方向延伸的輔助子線條；

所述第一方向不同于所述第二方向；

其中，所述主套刻疊層標記用于確定主量測值，所述輔助套刻疊層標記用于確定輔助量測值，以根據所述主量測值確定異常主套刻疊層標記及所述異常主套刻疊層標記的異常Q-Merit值，并根據所述異常Q-Merit值和所述輔助量測值確定反饋補償值，然后根據所述反饋補償值進行套刻補償。

6.如權利要求5所述的半導體套刻疊層標記，其特征在于：

所述輔助子線條的Pitch大于所述主子線條的Pitch。

7.如權利要求6所述的半導體套刻疊層標記，其特征在于：

所述輔助子線條的Pitch是所述主子線條的Pitch的2-5倍。

8.如權利要求5所述的半導體套刻疊層標記，其特征在于：

所述主套刻疊層標記包括主套刻疊層異常標記，所述主套刻疊層異常標記分布于晶圓上的部分區域。

9.如權利要求5所述的半導體套刻疊層標記，其特征在于：

所述主套刻疊層標記與所述輔助套刻疊層標記之間的距離小于5mm。

10.如權利要求5所述的半導體套刻疊層標記，其特征在于：

所述第一方向與芯片中主要圖案的延伸方向相同。