[發明專利]半導體結構及其制備方法

有效

• 申請號: 201911029374.5
• 申請日: 2019-10-28
• 公開（公告）號: CN111244092B
• 公開（公告）日: 2022-09-20
• 發明（設計）人: 鍾露維
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

1.一種半導體結構，包括：

一多晶硅層，具有一第一表面與一第二表面，該第二表面相對該第一表面設置；

一基底，配置在該多晶硅層的該第二表面上；

一位元線結構，配置在該基底上，并從該第二表面至該第一表面穿過該多晶硅層，且從該多晶硅層的該第一表面突伸；以及

一間隙子結構，配置在該位元線結構的多個橫向側壁上，其具有一氣隙，該氣隙夾置在形成在該位元線結構的該多個橫向側壁上的一第一介電層與一第二介電層之間，其中該第二介電層的一第一部分與該多晶硅層接觸且位在該多晶硅層中，該第二介電層的一第二部分位在該多晶硅層外側且不與該多晶硅層接觸，以及該第二介電層的該第二部分的一厚度，小于該第二介電層的該第一部分的一厚度。

2.如權利要求1所述的半導體結構，還包括：

一金屬層，配置在該多晶硅層的該第一表面上，并覆蓋第二介電層的該第一部分的一第一子部分。

3.如權利要求2所述的半導體結構，其中該第二介電層的該第一部分還具有透過該金屬層而暴露的一第二子部分，且第二子部分的一厚度小于該第一子部分的一厚度。

4.如權利要求2所述的半導體結構，其中該第二介電層具有一錐形架構。

5.如權利要求4所述的半導體結構，還包括：

一線性層，配置在該多晶硅層覆蓋該位元線結構與該間隙子結構的該第一表面上，以密封該氣隙。

6.如權利要求1所述的半導體結構，其中該第二介電層的該第二部分的該厚度小于該第二介電層的該第一部分的該厚度的一數量，是在0.5到2納米的范圍內。

7.如權利要求1所述的半導體結構，其中該氣隙具有一寬度，在3到5納米的范圍內。

8.如權利要求1所述的半導體結構，其中該第一介電層的該第二部分的該厚度在5.5到12納米的范圍內。

9.如權利要求1所述的半導體結構，其中該第一介電層的該第二部分的該厚度在4到10.5納米的范圍內。

10.一種半導體結構的制備方法，包括：

接受一基底；

在該基底的一頂表面上形成一位元線結構；

在該位元線結構上形成一間隙子結構，該間隙子結構具有一犧牲層，該犧牲層夾置在一第一介電層與一第二介電層之間；

移除該犧牲層，以在該第一介電層與該第二介電層之間形成一間隙；

縮減該間隙的一寬度；以及

形成一密封層，以密封該間隙。

11.如權利要求10所述的制備方法，其中增加該第一介電層的一厚度以及該第二介電層的一厚度，以縮減該間隙的該寬度。

12.如權利要求11所述的制備方法，其中該第一介電層的該厚度增加0.5到2納米。

13.如權利要求11所述的制備方法，其中通過在該第一介電層與該第二介電層面對該間隙處的多個側壁上形成一第三介電層，以增加該第一介電層的該厚度與該第二介電層的該厚度。

14.如權利要求13所述的制備方法，其中該第一介電層、該第二介電層與該第三介電層具有相同材料。

15.如權利要求13所述的制備方法，其中該第三介電層的材料與該第一介電層的材料不同。

16.如權利要求13所述的制備方法，其中該第三介電層的材料與該第二介電層的材料不同。

17.如權利要求10所述的制備方法，其中該縮減之后的該間隙的一寬度，在3到5納米的范圍內。