[發(fā)明專利]半導(dǎo)體結(jié)構(gòu)及其制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201911029374.5
• 申請(qǐng)日: 2019-10-28
• 公開（公告）號(hào): CN111244092B
• 公開（公告）日: 2022-09-20
• 發(fā)明（設(shè)計(jì)）人: 鍾露維
• 申請(qǐng)（專利權(quán)）人: 南亞科技股份有限公司
• 主分類號(hào): H01L27/108
• 分類號(hào): H01L27/108;H01L21/8242;H01L21/768
• 代理公司: 隆天知識(shí)產(chǎn)權(quán)代理有限公司 72003
• 代理人: 黃艷

本公開提供一種半導(dǎo)體結(jié)構(gòu)及其制備方法。該半導(dǎo)體結(jié)構(gòu)具有一多晶硅層，具有一第一表面與相對(duì)該第一表面設(shè)置的一第二表面；一基底，配置在該多晶硅層的該第二表面上；一位元線結(jié)構(gòu)，配置在該基底上，并穿透該多晶硅層，且從該多晶硅層的該第一表面突伸；以及一間隙子結(jié)構(gòu)，配置在該位元線結(jié)構(gòu)的多個(gè)橫向側(cè)壁上，其具有一氣隙，該氣隙夾置在一第一介電層與一第二介電層之間，其中該第二介電層的一第一部分位在該多晶硅層中，該第二介電層的一第二部分位在該多晶硅層外側(cè)，以及該第二介電層的該第二部分的一厚度，小于該第二介電層的該第一部分的一厚度。

技術(shù)領(lǐng)域

本申請(qǐng)案主張2018/11/28申請(qǐng)的美國(guó)臨時(shí)申請(qǐng)案第62/772,378號(hào)及2019/09/05申請(qǐng)的美國(guó)正式申請(qǐng)案第16/561,790號(hào)的優(yōu)先權(quán)及益處，該美國(guó)臨時(shí)申請(qǐng)案及該美國(guó)正式申請(qǐng)案的內(nèi)容以全文引用的方式并入本文中。

本公開涉及一種半導(dǎo)體結(jié)構(gòu)及制備方法。特別是關(guān)于一種具有避免寄生漏電的一氣隙的一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的溝槽電容器，以及一種用于形成該溝槽電容器的方法。

背景技術(shù)

如圖1所示，傳統(tǒng)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器胞(dynamic random access memory cell，DRAM cell)100是由一電晶體T以及一電容器C所構(gòu)成。電晶體T的源極連接一相對(duì)應(yīng)的位元線BL。電晶體T的漏極連接電容器C的一儲(chǔ)存電極(storage electrode)。電晶體T的柵極連接一相對(duì)應(yīng)的字元線(word line)WL。電容器C的一相對(duì)電極與一定電壓源(constantvoltage source)產(chǎn)生偏壓。

然而，當(dāng)DRAM胞逐漸變小時(shí)，DRAM胞的高度緊密結(jié)構(gòu)導(dǎo)致在一位元線與DRAM胞的一溝槽電容器(trench capacitor)的一單元板(cell plate)之間的高寄生電容(highparasitic capacitance)，由此造成寄生漏電(parasitic leakage)。

上文的“先前技術(shù)”說明僅是提供背景技術(shù)，并未承認(rèn)上文的“先前技術(shù)”說明揭示本公開的標(biāo)的，不構(gòu)成本公開的先前技術(shù)，且上文的“先前技術(shù)”的任何說明均不應(yīng)作為本案的任一部分。

發(fā)明內(nèi)容

本公開的一實(shí)施例提供一種在一半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)包括一多晶硅層，具有一第一表面與一第二表面，該第二表面相對(duì)該第一表面設(shè)置；一基底，配置在該多晶硅層的該第二表面上；一位元線結(jié)構(gòu)，配置在該基底上，并穿過該多晶硅層，且從該多晶硅層的該第一表面突伸；以及一間隙子結(jié)構(gòu)，配置在該位元線結(jié)構(gòu)的多個(gè)橫向側(cè)壁上，其具有一氣隙，該氣隙夾置在一第一介電層與一第二介電層之間，其中該第二介電層的一第一部分位在該多晶硅層中，該第二介電層的一第二部分位在該多晶硅層外側(cè)，以及該第二介電層的該第二部分的一厚度，小于該第二介電層的該第一部分的一厚度。

在本公開的一些實(shí)施例中，所述的半導(dǎo)體結(jié)構(gòu)還包括：一金屬層，配置在該多晶硅層的該第一表面上，并覆蓋第二介電層的該第一部分的一第一子部分。

在本公開的一些實(shí)施例中，該第二介電層的該第一部分還具有透過該金屬層而暴露的一第二子部分，且第二子部分的一厚度小于該第一子部分的一厚度。

在本公開的一些實(shí)施例中，該第二介電層具有一錐形架構(gòu)(taperedconfiguration)。

在本公開的一些實(shí)施例中，所述的半導(dǎo)體結(jié)構(gòu)還包括：一線性層，配置在該多晶硅層覆蓋該位元線結(jié)構(gòu)與該間隙子結(jié)構(gòu)的該第一表面上，以密封該氣隙。

在本公開的一些實(shí)施例中，該第二介電層的該第二部分的該厚度小于該第二介電層的該第一部分的該厚度的一數(shù)量，是在0.5到2納米(nanometers)的范圍內(nèi)。

在本公開的一些實(shí)施例中，該氣隙具有一寬度，在3到5納米的范圍內(nèi)。

在本公開的一些實(shí)施例中，該第一介電層的該第二部分的該厚度在5.5到12納米的范圍內(nèi)。