[發(fā)明專利]3D存儲器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201911028755.1
• 申請日: 2019-10-28
• 公開（公告）號: CN110808254B
• 公開（公告）日: 2023-06-16
• 發(fā)明（設(shè)計）人: 彭爽爽;劉力恒;楊川;嚴龍翔
• 申請（專利權(quán)）人: 長江存儲科技有限責任公司
• 主分類號: H10B41/20
• 分類號: H10B41/20;H10B41/27;H10B43/20;H10B43/27
• 代理公司: 北京成創(chuàng)同維知識產(chǎn)權(quán)代理有限公司 11449
• 代理人: 蔡純;王月玲

本申請公開了一種3D存儲器件及其制造方法。該方法包括在半導(dǎo)體襯底上形成柵疊層結(jié)構(gòu)，包括交替堆疊的多個柵極導(dǎo)體、多個層間絕緣層以及位于層間絕緣層表面上的第一阻擋層；形成貫穿柵疊層結(jié)構(gòu)以到達半導(dǎo)體襯底的多個柵線縫隙；沿柵線縫隙在第一阻擋層的表面上形成第二阻擋層以及絕緣層；在柵線縫隙中形成與半導(dǎo)體襯底接觸的導(dǎo)電通道，絕緣層將導(dǎo)電通道和柵極導(dǎo)體隔開，第一阻擋層和第二阻擋層的材料包括高介電的金屬化合物。在層間絕緣層與絕緣層之間形成第一阻擋層以及第二阻擋層，避免了因靠近導(dǎo)電通道處的頂部層間絕緣層的形態(tài)被破壞造成3D存儲器件的良率和可靠性下降的情況發(fā)生。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲器技術(shù)，更具體地，涉及3D存儲器件及其制造方法。

背景技術(shù)

存儲器件的存儲密度的提高與半導(dǎo)體制造工藝的進步密切相關(guān)。隨著半導(dǎo)體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經(jīng)開發(fā)出三維結(jié)構(gòu)的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND結(jié)構(gòu)的3D存儲器件中，陣列結(jié)構(gòu)包括柵疊層結(jié)構(gòu)、貫穿柵疊層結(jié)構(gòu)的溝道柱以及位于柵極隔離槽中的導(dǎo)電通道，采用柵疊層結(jié)構(gòu)提供選擇晶體管和存儲晶體管的柵極導(dǎo)體，采用溝道柱提供選擇晶體管和存儲晶體管的溝道層與柵介質(zhì)疊層，以及采用通電溝道實現(xiàn)存儲單元串的互連。NAND結(jié)構(gòu)的3D存儲器件的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現(xiàn)更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結(jié)構(gòu)的3D存儲器件獲得了廣泛的應(yīng)用。

期望進一步改進3D存儲器件的結(jié)構(gòu)及其制造方法，以提高3D存儲器件的良率和可靠性。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種改進的3D存儲器件及其制造方法，其中，通過在層間絕緣層與絕緣層之間設(shè)置兩層阻擋層以提升3D存儲器件的良率和可靠性。

根據(jù)本發(fā)明的一方面，提供一種3D存儲器件，包括：半導(dǎo)體襯底；柵疊層結(jié)構(gòu)，位于所述半導(dǎo)體襯底上，包括交替堆疊的所述多個柵極導(dǎo)體層與多個層間絕緣層；

多個溝道柱，貫穿所述柵疊層結(jié)構(gòu)，并與所述半導(dǎo)體襯底接觸；導(dǎo)電通道，貫穿所述柵疊層結(jié)構(gòu)，并與所述半導(dǎo)體襯底接觸；絕緣層，圍繞所述導(dǎo)電通道，并將所述導(dǎo)電通道與所述多個柵極導(dǎo)體層彼此隔開；以及第一阻擋層以及第二阻擋層，位于所述層間絕緣層與所述絕緣層之間，將所述層間絕緣層與所述絕緣層彼此隔開，所述第一阻擋層和所述第二阻擋層的材料包括高介電的金屬化合物。

優(yōu)選地，所述第一阻擋層為高介電的三氧化二鋁，所述第一阻擋層的膜厚為小于或者等于2.7nm。

優(yōu)選地，所述第二阻擋層為高介電的三氧化二鋁。

優(yōu)選地，所述第一阻擋層包裹所述柵疊層結(jié)構(gòu)中的層間絕緣層。

優(yōu)選地，所述第二阻擋層位于所述第一阻擋層和所述絕緣層之間，以將所述第一阻擋層與所述絕緣層彼此隔開。

優(yōu)選地，所述柵極導(dǎo)體位于所述第一阻擋層和所述第二阻擋層之間。

優(yōu)選地，所述第一阻擋層和所述柵極導(dǎo)體之間還包括粘附層，所述粘附層位于所述柵極導(dǎo)體的部分表面以將所述第一阻擋層和所述柵極導(dǎo)體彼此隔開。

優(yōu)選地，還包括摻雜區(qū)，位于所述半導(dǎo)體襯底中，所述導(dǎo)電通道與所述摻雜區(qū)接觸。