[發明專利]一種仿真方法和裝置及可讀存儲介質

有效

• 申請號: 201911025744.8
• 申請日: 2019-10-25
• 公開（公告）號: CN110750944B
• 公開（公告）日: 2023-06-02
• 發明（設計）人: 王正楠
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G06F30/30
• 分類號: G06F30/30;G06F30/36
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明公開了一種仿真方法和裝置及可讀存儲介質，在SPICE仿真系統中采用的三端電路等效電路模型基礎上，在模型中加入了修正電路，利用所述修正電路來仿真所述電阻模塊的電阻襯偏效應，可以在SPICE仿真系統中反映電阻的電阻襯偏效應。因此，根據所述電阻模塊的仿真模型和仿真參數獲取的仿真結果可以更好地反映實際電路中電阻的電阻襯偏效應，有效提高了SPICE仿真系統的仿真精度，從而獲得更為精確的電路仿真結果。還可通過擬合調試來獲取所述電阻模塊的襯偏電壓的一階電壓修正系數、所述電阻模塊的襯偏電壓的二階電壓修正系數以及所述電阻模塊的襯偏電壓隨電阻寬度變化的修正系數。從而能較好的實現電阻隨不同襯偏電壓變化而變化的特性，較好的反映了電阻的電阻襯偏效應。

技術領域

本發明涉及電路仿真技術領域，尤其是涉及一種仿真方法和裝置及可讀存儲介質。

背景技術

在BCD(BiCOMS/CMOS)工藝中，P型阱除了作為有源器件必要的工藝層以外，通常會作為無源器件的電阻使用即P阱電阻。P阱電阻結構如圖1所示，通常P阱電阻會引出三個端口，作為常規的電阻高壓偏置端口1和低壓偏置端口2，還包括了P阱底層的N型埋層通過N阱和N+引出的N型隔離端口3。電阻在電路工作時，高壓偏置端口1和低壓偏置端口2電位會低于N型隔離端口3。設計人員在使用P阱電阻時有時也會在N型隔離端口3上加高電位，由于N型埋層和P阱會隨外置電壓形成耗盡層，電流流過實際P阱電阻的有效面積縮小，導致阱電阻阻值變高。耗盡層是隨N型隔離端口3外置電壓變化而變化的，不同的電壓會導致不同的電阻阻值，這就是電阻襯偏效應。業界仿真器(SPICE仿真系統)內自帶的電阻模型都是2個端口，并且并不支持此類電阻襯偏效應，如圖2所示，其電阻的表達式為：

Reff＝Rsh*(W-2dw)/L*(1+TC₁*ΔT+TC₂*ΔT²)*(1+PVC₁*ΔV(1,2)+PVC₂*ΔV(1,2)²)

其中：Rsh為方塊電阻值，W是P阱在版圖上的寬度，L是P阱在版圖上的長度，ΔT是溫度差，ΔV(1,2)是電阻端口1和2的電壓差，TC₁是溫度一階修正系數，TC₂是溫度二階修正系數，PVC₁是電壓一階修正系數，PVC₂是電壓二階修正系數。電阻的電阻襯偏效應會使得電阻的I-V曲線，隨著不同的襯偏電壓得到的電流也不相同，如圖3所示，圖3為P阱電阻在端口1和2之間電壓差和流過P阱電阻電流Ir隨N型埋層不同的襯偏電壓的變化關系，圖中分別給出了襯偏電壓分別為0V、8V、16V和24V時的I-V曲線。

專利CN103838927B公開了一種電阻模塊的SPICE電路仿真模型、SPICE仿真方法和裝置，電阻模塊的SPICE電路仿真模型還包括段間寄生電容，所述段間寄生電容耦接于相鄰本征電阻模型塊的體電阻的端點之間。所述電阻模塊的SPICE仿真參數包括相鄰本征電阻模型塊的體電阻之間的距離、所述電阻模塊中電阻的段數和電阻之間的連接關系。因此，根據所述電阻模塊的SPICE電路仿真模型和SPICE仿真參數獲取的仿真結果可以更好地反映實際電路中多段電阻之間的相對物理位置和電性關系，換言之，所述模型引入了寄生抽取工具無法萃取的體電阻間的寄生電容及其連接關系，從而能夠更好地反映實際電路中電阻之間的相對物理位置和電性關系，從而獲得更為精確的電路仿真結果。

現有技術中提出的方案不支持P阱電阻的電阻襯偏效應，無法準確地在仿真系統中顯示出P阱電阻的電阻襯偏效應。

因此，需要提出一種可以反映電阻襯偏效應的方案。

發明內容

本發明的目的在于提供一種仿真方法和裝置及可讀存儲介質，用于解決現有技術中不支持P阱電阻的電阻襯偏效應，無法準確地在仿真系統中顯示出P阱電阻的電阻襯偏效應的問題。

為了解決上述技術問題，本發明第一方面提出一種仿真方法，用于在SPICE仿真系統中建立電阻模塊的仿真模型，所述仿真方法包括：