[發明專利]包括功能層的半導體器件及其制造方法

在審

• 申請號: 201911004608.0
• 申請日: 2019-10-22
• 公開（公告）號: CN111106174A
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 林杠默;金相秀;樸雨錫;許盛祺
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/06
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 屈玉華

一種半導體器件，包括：基板；有源區，設置在基板上并沿第一方向延伸；與有源區相鄰的器件隔離層；設置在有源區中的柵極結構，該柵極結構沿與第一方向交叉的第二方向延伸并覆蓋器件隔離層的一部分；柵極分離圖案，接觸柵極結構的端部；以及雜質區，設置在柵極分離圖案下方并在器件隔離層上。

技術領域

本公開的示例實施方式涉及半導體器件，更具體地，涉及包括功能層的半導體器件及其制造方法。

背景技術

對高度集成、高性能、高速、多功能的半導體器件的需求已經增加。高度集成的半導體器件可以包括具有最小寬度或其間具有最小間隔的圖案。為了克服短溝道效應，已經提出了具有三維溝道的鰭型場效應晶體管(FinFET)或柵極全包圍(GAA)晶體管。

發明內容

根據本發明構思的示例實施方式，半導體器件可以包括基板、設置在基板上并沿第一方向延伸的有源區。器件隔離層可以與有源區相鄰設置。柵極結構可以設置在有源區上。柵極結構可以沿與第一方向交叉的第二方向延伸并覆蓋器件隔離層的一部分。柵極分離圖案可以接觸柵極結構的端部。雜質區可以設置在柵極分離圖案下方并在器件隔離層中。

根據本發明構思的示例實施方式，半導體器件可以包括基板和設置在基板上的多個有源區。器件隔離層可以與多個有源區相鄰設置。多個柵極結構可以至少部分地交疊多個有源區并且接觸器件隔離層。柵極分離圖案可以設置在多個柵極結構中相鄰的柵極結構之間并在器件隔離層上。低蝕刻速率區可以設置在柵極分離圖案和器件隔離層之間，其中低蝕刻速率區具有比器件隔離層低的蝕刻速率。

根據本發明構思的示例實施方式，制造半導體器件的方法可以包括：在基板上形成鰭結構，該鰭結構包括交替堆疊的多個犧牲層和多個溝道層；形成至少部分地圍繞鰭結構的下部的器件隔離層；在鰭結構上形成虛設柵極結構并延伸到器件隔離層上；在虛設柵極結構的相對側形成源極/漏極；在虛設柵極結構中形成開口；通過該開口將雜質注入器件隔離層以形成雜質區。雜質區具有比器件隔離層低的蝕刻速率。

附圖說明

圖1是示出根據本公開示例實施方式的半導體器件的布局圖；

圖2是沿圖1的線I-I'和II-II'截取的剖視圖，示出了根據本公開示例實施方式的半導體器件；

圖3和圖4是示出根據本公開示例實施方式的半導體器件的一部分的剖視圖，并且是圖2的部分“A”的放大視圖；

圖5至圖12是示出根據本公開示例實施方式的制造半導體器件的方法的剖視圖，并且對應于沿圖1的線I-I'和II-II'截取的剖視圖；

圖13是示出根據本公開示例實施方式的半導體器件的布局圖；

圖14是沿圖13的線III-III'和IV-IV'截取的剖視圖，示出了根據示例實施方式的半導體器件；以及

圖15至圖20是根據本公開示例實施方式的制造半導體器件的方法的剖視圖，并且對應于沿圖13的線III-III'和IV-IV'截取的剖視圖。

具體實施方式

現在將參考附圖更全面地描述本公開的示例實施方式。然而，本發明構思可以以許多替代形式實施，并且不應該被解釋為僅限于這里闡述的本公開的示例實施方式。

圖1是示出根據本公開示例實施方式的半導體器件的布局圖。圖2是沿圖1的線I-I'和II-II'截取的剖視圖，示出了根據本公開示例實施方式的半導體器件。

參照圖1，根據本公開的示例實施方式的半導體器件可以包括提供在基板11(如圖2所示)上的邏輯標準單元SCL。邏輯標準單元SCL每個可以包括第一器件區R1、第二器件區R2、在第一器件區R1和第二器件區R2之間的分離區SR、與第一器件區R1相鄰的第一電源軌區PR1、以及與第二器件區R2相鄰的第二電源軌區PR2。