[發明專利]半導體封裝及其制造方法

在審

• 申請號: 201910973702.0
• 申請日: 2019-10-14
• 公開（公告）號: CN112736059A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 呂文隆
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L21/48
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蕭輔寬

本揭露的實施例涉及一種半導體封裝，其包含包含襯底、傳導柱、及金屬層。所述襯底具有第一表面、與所述第一表面相對之第二表面、及從所述第一表面延伸至所述第二表面的開口。所述開口具有側壁，所述傳導柱設置于所述開口中。所述金屬層設置于所述襯底中。所述金屬層與所述傳導柱實質上位于同一水平高度。本揭露的另一實施例涉及一種半導體封裝之制造方法。

技術領域

本發明系關于半導體封裝及其制造方法，更具體而言，系關于具有金屬層與包封金屬層之絕緣層的半導體封裝。

背景技術

隨著高單位體積線路密度的需求增加，縮小線路寬距(line Width/Space，L/S)為一種提高單位體積線路密度的方法。然而，當線路寬距縮小，可能因焊錫接合時無可避免的鼓邊效應(drum-side effect)，導致錫橋(solder bridge)產生而造成短路，這在過去較寬間距(例如線寬大于20微米)結構中經常被忽視。

發明內容

本揭露的實施例涉及一種半導體封裝。所述半導體封裝包含襯底、傳導柱、及金屬層。所述襯底具有第一表面、與所述第一表面相對之第二表面、及從所述第一表面延伸至所述第二表面的開口。所述開口具有側壁，所述傳導柱設置于所述開口中。所述金屬層設置于所述襯底中。所述金屬層與所述傳導柱實質上位于同一水平高度。

本揭露的實施例涉及一種半導體封裝。所述半導體封裝包含襯底、絕緣層、及金屬層。所述襯底具有第一表面、與所述第一表面相對之第二表面、及從所述第一表面延伸至所述第二表面的開口。所述開口具有側壁。所述絕緣層具有與所述襯底之第一表面實質上共平面之第一表面。所述金屬層設置于所述襯底中，且與所述絕緣層接觸。

本揭露的實施例涉及一種半導體封裝之制造方法，包含提供載體；于所述載體上形成絕緣層；于所述絕緣層上形成金屬層；于所述載體上形成襯底覆蓋所述絕緣層與所述金屬層；及于所述襯底中形成第一開口以曝露所述載體之部分表面。

附圖說明

在下文中參考隨附圖式討論至少一項實施例的各種方面，所述圖式并不意在按比例繪制。在圖、實施方式或任何權利要求中的技術特征伴隨元件符號之處，已出于增大圖、實施方式或權利要求書中的可理解性的唯一目的而包括所述元件符號。因此，元件符號的存在與否皆不意在具有對任何權利要求書元素的范圍的限制效應。在圖中，在各種圖中繪示的各相同或幾乎相同的組件通過相同數字表示。為清晰起見，并非每一組件皆在每一圖中標記。所述圖出于繪示及解釋的目的提供且不視為本發明的限制的定義。在圖中：

圖1所示為根據本案的某些實施例的半導體封裝的剖面圖；

圖2所示為根據本案的某些實施例的半導體封裝的立體圖；

圖3所示為根據本案的某些實施例的半導體封裝的剖面圖；

圖4所示為根據本案的某些實施例的半導體封裝的剖面圖；

圖5A至5M所示為根據本案的某些實施例的半導體封裝的制造方法中的一或者更多階段；及

圖6A及6B所示為根據本案的某些實施例的半導體封裝的各種類型。

具體實施方式

根據一些實施例，本發明提供一種結合細間距互連結構與粗間距互連結構的半導體封裝，細間距互連結構嵌入單一介電層內，且透過絕緣層與傳導接點隔開。因此，可避免錫橋產生。此外，僅使用單一介電層即可達到提高單位體積線路密度，而不必使用多層結構，這將降低半導體封裝裝置的厚度及制造成本，且可避免因厚度增加而產生的翹曲(warpage)現象。

參照圖1，圖1所示為根據本案的某些實施例的半導體封裝1的剖面圖。半導體封裝1包含襯底10、傳導接點11、晶種層12、金屬層13、傳導柱14、金屬層15、電連接件16、電子組件17、底層填充物(underfills)18、封裝體19、及絕緣層101。