[發明專利]一種基于FPGA的測試單元及其測試系統和測試方法

在審

• 申請號: 201910972435.5
• 申請日: 2019-10-16
• 公開（公告）號: CN112666443A
• 公開（公告）日: 2021-04-16
• 發明（設計）人: 曹佶;趙寶忠
• 申請（專利權）人: 杭州可靠性儀器廠
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種基于FPGA的測試單元，其包括地址產生單元、數據產生單元、地址編碼控制單元、發送接收控制單元和用于控制錯誤信息的錯誤存儲控制單元，所述數據產生單元與所述地址編碼控制單元分別與所述地址產生單元信號連接，所述地址編碼控制單元和所述數據產生單元分別與所述發送接收控制單元信號連接，所述發送接收控制單元與所述錯誤存儲控制單元信號連接。本發明還公開了一種測試系統和方法。其能存儲待測芯片在測試中出現的錯誤信息，而可以分析待測芯片出現錯誤的內在原因。

技術領域

本發明涉及芯片測試技術領域，尤其涉及一種基于FPGA的測試單元及其測試系統和測試方法。

背景技術

芯片是各種電子器件或設備的心臟或電腦，其重要性不言而喻，芯片的質量直接決定了電子器件或設備的質量，所以芯片的質量是重中之重，為了保證芯片的質量，在芯片出廠前對芯片質量的測試，就成為必須的工藝。

但傳統的芯片測試，主要是反復的向待測芯片進行基本的讀寫操作的過程，這種方式能夠起到加速待測芯片工作的作用，但是傳統的測試方式，缺乏對待測芯片測試過程中的狀態監測，不能發現待測芯片測試時出現的錯誤信息，更加無法近一步分析待測芯片錯誤信息應對的內在原因。

發明內容

為了克服現有技術的不足，本發明的目的之一在于提供一種基于FPGA的測試單元，其能存儲待測芯片在測試中出現的錯誤信息，而可以分析待測芯片出現錯誤的內在原因；

本發明的目的之二在于提供一種測試系統；

本發明的目的之三在于提供一種測試方法。

本發明的目的之一采用以下技術方案實現：

一種基于FPGA的測試單元，其包括地址產生單元、數據產生單元、地址編碼控制單元、發送接收控制單元和用于控制錯誤信息的錯誤存儲控制單元，所述數據產生單元與所述地址編碼控制單元分別與所述地址產生單元信號連接，所述地址編碼控制單元和所述數據產生單元分別與所述發送接收控制單元信號連接，所述發送接收控制單元與所述錯誤存儲控制單元信號連接。

優選的，所述地址產生單元包括24bitX地址產生器和24bitY地址產生器，所述24bitX地址產生器與所述24bitY地址產生器信號連接。

優選的，所述24bitX地址產生器包括4個24bitX地址計數器，所述Y地址產生器包括4個24bitY地址計數器，所述24bitX地址計數器與24bitY地址計數器鏈接。

優選的，所述數據產生單元包括用于邏輯運算信息地址的2bit數據產生器，所述2bit數據產生器與所述地址產生單元信號連接。

優選的，所述2bit數據產生器包括兩個對X地址和Y地址進行邏輯運算的邏輯運算模塊。

優選的，所述邏輯運算包括與運算、或運算和異或運算。

本發明的目的之二采用以下技術方案實現：

一種測試系統，其包括上述的測試單元，其還包括向量存儲器、地址編碼存儲器、時序控制器、用于驅動測試信息的驅動器、用于接收待測芯片測試反饋信息的接收器和用于存儲錯誤信息的錯誤存儲器，所述向量存儲器、所述地址編碼存儲器、所述時序控制器、所述接收器分別與所述FPGA電性連接，所述時序控制器與所述驅動器信號連接，所述驅動器通過待測芯片與所述接收器信號連接，所述地址編碼存儲器與所述地址編碼控制單元信號連接，所述錯誤存儲器與所述錯誤存儲控制單元信號連接。

優選的，所述向量存儲器包括設置有多種運算指令的地址信息寄存器和數據信息寄存器，所述向量存儲器通過調用所述運算指令，設置所述地址信息寄存器和所述數據信息寄存器，而生成多種測試算法的測試向量，并存儲該測試向量。

優選的，所述運算指令包括加指令、減指令和移位指令。