[發明專利]一種基于FPGA的測試單元及其測試系統和測試方法

在審

• 申請號: 201910972435.5
• 申請日: 2019-10-16
• 公開（公告）號: CN112666443A
• 公開（公告）日: 2021-04-16
• 發明（設計）人: 曹佶;趙寶忠
• 申請（專利權）人: 杭州可靠性儀器廠
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于FPGA的測試單元，其特征在于，其包括地址產生單元、數據產生單元、地址編碼控制單元、發送接收控制單元和用于控制錯誤信息的錯誤存儲控制單元，所述數據產生單元與所述地址編碼控制單元分別與所述地址產生單元信號連接，所述地址編碼控制單元和所述數據產生單元分別與所述發送接收控制單元信號連接，所述發送接收控制單元與所述錯誤存儲控制單元信號連接。

2.根據權利要求1所述的測試單元，其特征在于，所述地址產生單元包括24bitX地址產生器和24bitY地址產生器，所述24bitX地址產生器與所述24bitY地址產生器信號連接。

3.根據權利要求2所述的測試單元，其特征在于，所述24bitX地址產生器包括4個24bitX地址計數器，所述Y地址產生器包括4個24bitY地址計數器，所述24bitX地址計數器與24bitY地址計數器鏈接。

4.根據權利要求1所述的測試單元，其特征在于，所述數據產生單元包括用于邏輯運算信息地址的2bit數據產生器，所述2bit數據產生器與所述地址產生單元信號連接。

5.根據權利要求4所述的測試單元，其特征在于，所述2bit數據產生器包括兩個對X地址和Y地址進行邏輯運算的邏輯運算模塊。

6.根據權利要求5所述的測試單元，其特征在于，所述邏輯運算包括與運算、或運算和異或運算。

7.一種測試系統，其特征在于，其包括上述權利要求1-5中任一項所述的測試單元，其還包括向量存儲器、地址編碼存儲器、時序控制器、用于驅動測試信息的驅動器、用于接收待測芯片測試反饋信息的接收器和用于存儲錯誤信息的錯誤存儲器，所述向量存儲器、所述地址編碼存儲器、所述時序控制器、所述接收器分別與所述FPGA電性連接，所述時序控制器與所述驅動器信號連接，所述驅動器通過待測芯片與所述接收器信號連接，所述地址編碼存儲器與所述地址編碼控制單元信號連接，所述錯誤存儲器與所述錯誤存儲控制單元信號連接。

8.根據權利要求7所述的測試系統，其特征在于，所述向量存儲器包括設置有多種運算指令的地址信息寄存器和數據信息寄存器，所述向量存儲器通過調用所述運算指令，設置所述地址信息寄存器和所述數據信息寄存器，而生成多種測試算法的測試向量，并存儲該測試向量。

9.根據權利要求8所述的測試系統，其特征在于，所述運算指令包括加指令、減指令和移位指令。

10.一種測試方法，其特征在于，包括：

步驟A、通過上述的測試系統對待測芯片進行測試；

步驟B、通過所述測試系統的錯誤存儲器對待測芯片的錯誤信息進行存儲；

步驟C、根據存儲的錯誤信息繪制Bit Map，通過繪制的Bit Map對待測芯片錯誤的原因進行分析。