[發明專利]半導體元件及其制備方法

在審

• 申請號: 201910964422.3
• 申請日: 2019-10-11
• 公開（公告）號: CN111952237A
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 陳德蔭
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種半導體元件及其制備方法。該半導體元件具有一基底、多個柵極、一第一半導體層、一第一隔離層、一晶體上層以及一第二半導體層。該基底具有一記憶體胞區以及一周圍區，其中該記憶體胞區具有至少一第一淺溝隔離且該周圍區具有至少一第二淺溝隔離。該多個柵極位在該第一淺溝隔離內。該第一半導體層位在該周圍區內。該第一隔離層覆蓋位在該記憶體胞區域內的該基底。該晶體上層位在該記憶體胞區內，且該基底的一摻雜部位在該晶體上層下。該第二半導體層位在該第一隔離層的一部分上。其中該第一半導體層的一頂表面與該第二半導體層的一頂表面為共面。

技術領域

本申請案主張2019/05/15申請的美國正式申請案第16/413,261號的優先權及益處，該美國正式申請案的內容以全文引用的方式并入本文中。

本公開涉及一種半導體元件及其制備方法。特別是涉及一種以包含平坦化制程的一方法所形成的半導體元件及其相對應的制備方法。

背景技術

在半導體制造中，使用平坦化制程來獲得一半導體結構是常見的。在半導體企業中所發展的不同方法中，化學機械研磨(后文中統稱CMP)制程是為廣泛使用來移除過量沉積材料并提供一平坦表面給下一階段或下一制程的一般技術。一般而言，執行CMP制程以平坦化沉積在一圖案層或圖案結構的層或多層。隨著微型化的需求增加，平坦化已在半導體制造中變成一關鍵制程。

在平坦化制程期間，為了將許多摻雜物(dopants)引入以避免滲漏，可在基底上形成多個凹處(recesses)。然而，當半導體結構規格變小以符合微型化的需求時，是會發生例如通道能障降低效應(drain induced barrier lowering)、速度飽和(velocitysaturation)以及熱載子衰退效應(hot carrier degradation)的短通道效應(shortchannel effects)。

上文的“先前技術”說明僅是提供背景技術，并未承認上文的“先前技術”說明揭示本公開的標的，不構成本公開的先前技術，且上文的“先前技術”的任何說明均不應作為本案的任一部分。

發明內容

本公開的一實施例提供一種半導體元件。該半導體元件包括一基底，具有一記憶體胞區(memory cell region)以及一周圍區(peripheral region)，其中該記憶體胞區具有至少一第一淺溝隔離(first shallow trench isolation)，且該周圍區具有至少一第二淺溝隔離；多個柵極(gates)，配置在該第一淺溝隔離內；一第一半導體層，配置在該周圍區內；一第一隔離層(first insulating layer)，覆蓋在該記憶體胞區內的該基底；一晶體上層(crystalline overlayer)，配置在記憶體胞區內，且該基底的一摻雜部(dopedportion)配置在該晶體上層下，其中該晶體上層具有一導電率(conductivity)，是小于該基底的該摻雜部的一導電率；以及一第二半導體層，配置在該第一隔離層的一部分上，其中該第一半導體層的一頂表面與該第二半導體層的一頂表面為共面(coplanar)。

依據本公開的一些實施例，該第一淺溝隔離具有一深度，是小于該第二淺溝隔離的一深度。

依據本公開的一些實施例，該第一淺溝隔離具有一深度，是與該第二淺溝隔離的一深度相同。

依據本公開的一些實施例，該晶體上層具有一馬鞍形(saddle shape)。

依據本公開的一些實施例，該晶體上層具有一過量部分(excess portion)，是從該基底突伸。