[發明專利]半導體元件及其制備方法

在審

• 申請號: 201910964422.3
• 申請日: 2019-10-11
• 公開（公告）號: CN111952237A
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 陳德蔭
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/768
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

1.一種半導體元件，包括：

一基底，具有一記憶體胞區以及一周圍區，其中該記憶體胞區具有至少一第一淺溝隔離，且該周圍區具有至少一第二淺溝隔離；

多個柵極，配置在該第一淺溝隔離內；

一第一半導體層，配置在該周圍區內；

一第一隔離層，覆蓋在該記憶體胞區內的該基底；

一晶體上層，配置在記憶體胞區內，且該基底的一摻雜部配置在該晶體上層下，其中該晶體上層具有一導電率，是小于該基底的該摻雜部的一導電率；以及

一第二半導體層，配置在該第一隔離層的一部分上，其中該第一半導體層的一頂表面與該第二半導體層的一頂表面為共面。

2.如權利要求1所述的半導體元件，其中該第一淺溝隔離具有一深度，是小于該第二淺溝隔離的一深度。

3.如權利要求1所述的半導體元件，其中該第一淺溝隔離具有一深度，是與該第二淺溝隔離的一深度相同。

4.如權利要求1所述的半導體元件，其中該晶體上層具有一馬鞍形。

5.如權利要求1所述的半導體元件，其中該晶體上層具有一過量部分，是從該基底突伸。

6.一種半導體元件的制備方法，包括：

提供一基底；

在該基底內形成多個第一淺溝隔離；

在該基底上界定一記憶體胞區以及一周圍區，其中該記憶體胞區與該周圍區均具有至少一淺溝隔離；

在該基底內與該淺溝隔離內形成多個柵極；

在該周圍區內形成一第一半導體層，并以一第一隔離層覆蓋該第一半導體層；

在該記憶體胞區內形成多個凹處，其中該基底的一些部分是在所述凹處的底部暴露；

在該基底的所述暴露部分外延成長一晶體上層；

形成一第二半導體層、一第二隔離層以極一第三隔離層，其中該第三隔離層覆蓋在該基底上的該第一半導體層與該第一隔離層；

執行一平坦化制程移除該第三隔離層的一部分，以暴露該第二隔離層，以使該第三隔離層的一頂表面與該第二隔離層的一頂表面為共面；以及

執行一回蝕制程，以移除該第三隔離層、該第二隔離層、該第二半導體層的一部分以極該第一隔離層的一部分，以使該第一半導體層的一頂表面與該第二半導體層的一頂表面為共面。

7.如權利要求6所述的制備方法，還包括在該第一半導體層與該第一隔離層形成之后，在該基底上形成一犧牲層，且在該犧牲層上形成一圖案硬遮罩。

8.如權利要求7所述的制備方法，其中該犧牲層為一有機密度層或是一有機介電層。

9.如權利要求7所述的制備方法，還包括在該犧牲層內形成多個開口，以使該第一隔離層的一部分在該多個開口的底部暴露。

10.如權利要求9所述的制備方法，還包括移除該第一隔離層在該多個開口的底部暴露的該部分，并移除該基底的底部，以便在該記憶體胞區內形成多個凹處。

11.如權利要求10所述的制備方法，還包括將許多摻雜物植入該基底在所述凹處的底部暴露的該部分中，以便形成該基底的摻雜部。

12.如權利要求11所述的制備方法，其中該晶體上層具有一導電率，是小于該基底的該摻雜區的一導電率。

13.如權利要求11所述的制備方法，其中該晶體上層有選擇地透過該多個開口生長，以形成一馬鞍形，該馬鞍形具有一過量部分，該過量部分是從該基底突伸。

14.如權利要求13所述的制備方法，還包括移除該犧牲層與該圖案硬遮罩。

15.如權利要求6所述的制備方法，其中該第二半導體層接觸在該多個凹處的底部暴露的該基底。