[發明專利]數據的存儲比較方法、存儲比較電路裝置及半導體存儲器

在審

• 申請號: 201910949145.9
• 申請日: 2019-10-08
• 公開（公告）號: CN112636727A
• 公開（公告）日: 2021-04-09
• 發明（設計）人: 張良
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H03K5/24
• 分類號: H03K5/24;H03K19/20
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 包莉莉;武晨燕

本申請公開了一種存儲比較電路裝置、數據存儲比較方法以及半導體存儲器。電路裝置包括鎖存器和比較器，鎖存器用于對輸入的第一輸入數據進行鎖存，輸出第一輸出數據和第二輸出數據，第一輸出數據與第一輸入數據相同，第二輸出數據與第一輸入數據相異；比較器用于接收第二輸入數據，以及第一輸出數據、第二輸出數據，輸出比較結果。采用的鎖存器和比較器的單元結構，能夠簡化鎖存器和比較器中的器件數據，縮小芯片面積，同時，減少計算量，提高數據比較的效率。

技術領域

本發明涉及半導體集成電路技術領域，具體涉及一種數據的存儲比較方法、存儲比較電路裝置以及半導體存儲器。

背景技術

目前，常見的存儲比較器中包括鎖存器和同或門。鎖存器(latch)是電平觸發的存儲單元，數據存儲的動作(狀態轉換)取決于輸入時鐘(或者使能)信號的電平值，當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。同或門中兩個輸入端中其中一個用于輸入第一數據，另一個輸入端與鎖存器的輸出端連接。可以將第二數據輸入至鎖存器中，經過鎖存器的延時得到延時數據。延時數據輸入至同或門的另一輸入端。最后，第一數據和延時數據經過同或門的比較之后，得到輸出信號。然而，現有的存儲比較器中，鎖存器和同或門的內部結構復雜，面積過大。當這樣的電路單元使用的過多時，會造成芯片面積過大，影響芯片成本。

在背景技術中公開的上述信息僅用于加強對本發明的背景的理解，因此其可能包含沒有形成為本領域普通技術人員所知曉的現有技術的信息。

發明內容

本發明提供一種數據的存儲比較方法、存儲比較電路裝置以及半導體存儲器，以克服或緩解背景技術中存在的一個或者更多個問題，至少提供一種有益的選擇。

作為本發明的一個方面，提供了一種存儲比較電路裝置，所述電路裝置包括鎖存器和比較器，所述鎖存器，用于對輸入的第一輸入數據進行鎖存，輸出第一輸出數據和第二輸出數據，所述第一輸出數據與所述第一輸入數據相同，所述第二輸出數據與所述第一輸入數據相異；

所述比較器，用于接收第二輸入數據，以及所述第一輸出數據、所述第二輸出數據，輸出比較結果。

在一種實施方式中，所述鎖存器包括傳輸門、反相器以及三態門；

所述傳輸門的輸入端用于輸入所述第一輸入數據，所述傳輸門的輸出端連接至所述反相器的輸入端；所述反相器的輸出端連接至所述三態門的輸入端，所述三態門的輸出端連接至所述傳輸門的輸出端；其中，所述傳輸門還包括傳輸門控制端，所述三態門還包括三態門控制端，所述傳輸門控制端和所述三態門控制端用于接收控制信號，所述控制信號用于控制所述傳輸門導通且所述三態門關閉時，所述傳輸門的輸出端輸出所述第一輸出數據，所述反相器的輸出端輸出所述第二輸出數據，以及控制所述傳輸門關閉且所述三態門導通時，所述反相器的輸出端輸出所述第二輸出數據；

所述比較器包括第一輸入端、第二輸入端、第三輸入端，所述第一輸入端用于接收所述第二輸入數據，所述第二輸入端用于接收所述第一輸出數據、所述第三輸入端用于接收所述第二輸出數據，所述比較器的輸出端用于輸出所述比較結果。

在一種實施方式中，所述傳輸門控制端包括第一控制端和第二控制端，所述三態門控制端包括第三控制端和第四控制端，所述第一控制端和所述第三控制端均連接至PMOS管的柵極，所述第二控制端和第四控制端均連接至NMOS管的柵極；

所述第一控制端輸入低電平，所述第二控制端輸入高電平，控制所述傳輸門導通，所述第三控制端輸入高電平，所述第四控制端輸入低電平，所述三態門為高阻態；

所述第一控制端輸入高電平，所述第二控制端輸入低電平，控制所述傳輸門關閉，所述第三控制端輸入低電平，所述第四控制端輸入高電平，所述三態門導通。

在一種實施方式中，所述比較器包括串聯的第一晶體管和第二晶體管，以及并聯的第三晶體管和第四晶體管；